Home
last modified time | relevance | path

Searched refs:HDMITX_MISC_REG_BASE (Results 1 – 25 of 26) sorted by relevance

12

/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/
H A DhalHDMITx.c796 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
798 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
821 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
823 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
847 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
848 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
873 reg_value |= MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E); in MHal_HDMITx_Int_Status()
874 reg_value |= (MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F)<<16); in MHal_HDMITx_Int_Status()
955 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
956 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
[all …]
H A DhalHDMIUtilTx.c142 …ine i2cSetSCL(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
143 …ine i2cSetSDA(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
144 #define i2cSCL_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT0) >>…
145 #define i2cSDA_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT4) >>…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/
H A DhalHDMITx.c851 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
853 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
876 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
878 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
902 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
903 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
928 reg_value |= MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E); in MHal_HDMITx_Int_Status()
929 reg_value |= (MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F)<<16); in MHal_HDMITx_Int_Status()
1010 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
1011 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
[all …]
H A DhalHDMIUtilTx.c142 …ine i2cSetSCL(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
143 …ine i2cSetSDA(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
144 #define i2cSCL_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT0) >>…
145 #define i2cSDA_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT4) >>…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/
H A DhalHDMITx.c625 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
627 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
650 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
652 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
676 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
677 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
702 reg_value |= MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E); in MHal_HDMITx_Int_Status()
703 reg_value |= (MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F)<<16); in MHal_HDMITx_Int_Status()
777 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
778 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
[all …]
H A DhalHDMIUtilTx.c142 …ine i2cSetSCL(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
143 …ine i2cSetSDA(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
144 #define i2cSCL_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT0) >>…
145 #define i2cSDA_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT4) >>…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/
H A DhalHDMITx.c674 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
676 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
699 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
701 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
725 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
726 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
751 reg_value |= MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E); in MHal_HDMITx_Int_Status()
752 reg_value |= (MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F)<<16); in MHal_HDMITx_Int_Status()
826 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
827 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
[all …]
H A DhalHDMIUtilTx.c142 …ine i2cSetSCL(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
143 …ine i2cSetSDA(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
144 #define i2cSCL_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT0) >>…
145 #define i2cSDA_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT4) >>…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/
H A DhalHDMITx.c662 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
664 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
687 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
689 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
713 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
714 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
739 reg_value |= MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E); in MHal_HDMITx_Int_Status()
740 reg_value |= (MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F)<<16); in MHal_HDMITx_Int_Status()
814 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
815 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
[all …]
H A DhalHDMIUtilTx.c142 …ine i2cSetSCL(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
143 …ine i2cSetSDA(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
144 #define i2cSCL_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT0) >>…
145 #define i2cSDA_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT4) >>…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/
H A DhalHDMITx.c648 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
650 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
673 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
675 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
699 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
700 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
725 reg_value |= MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E); in MHal_HDMITx_Int_Status()
726 reg_value |= (MHal_HDMITx_Read(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F)<<16); in MHal_HDMITx_Int_Status()
804 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
805 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
[all …]
H A DhalHDMIUtilTx.c142 …ine i2cSetSCL(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
143 …ine i2cSetSDA(pin_state) ( REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) = (REG(HDMITX_…
144 #define i2cSCL_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT0) >>…
145 #define i2cSDA_PIN_STATUS ( (REG(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_01) & BIT4) >>…
/utopia/UTPA2-700.0.x/modules/dac/hal/curry/dac/include/
H A DhalDAC.h121 #define HDMITX_MISC_REG_BASE (0x172A00) macro
161 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
162 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/dac/hal/kano/dac/include/
H A DhalDAC.h121 #define HDMITX_MISC_REG_BASE (0x172A00) macro
165 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
166 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/dac/hal/k6lite/dac/include/
H A DhalDAC.h121 #define HDMITX_MISC_REG_BASE (0x172A00) macro
165 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
166 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/dac/hal/k6/dac/include/
H A DhalDAC.h121 #define HDMITX_MISC_REG_BASE (0x172A00) macro
165 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
166 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/xc/hal/curry/pnl/
H A DhalPNL.h175 #define HDMITX_MISC_REG_BASE 0x172A00 macro
181 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
182 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/xc/hal/k6/pnl/
H A DhalPNL.h175 #define HDMITX_MISC_REG_BASE 0x172A00 macro
181 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
182 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/xc/hal/k6lite/pnl/
H A DhalPNL.h175 #define HDMITX_MISC_REG_BASE 0x172A00 macro
181 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
182 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/xc/hal/kano/pnl/
H A DhalPNL.h175 #define HDMITX_MISC_REG_BASE 0x172A00 macro
181 #define L_BK_HDMITX(x) BK_REG_L(HDMITX_MISC_REG_BASE, x)
182 #define H_BK_HDMITX(x) BK_REG_H(HDMITX_MISC_REG_BASE, x)
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/include/
H A DregHDMITx.h116 #define HDMITX_MISC_REG_BASE (0x172A00U) macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/include/
H A DregHDMITx.h116 #define HDMITX_MISC_REG_BASE (0x172A00U) macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/include/
H A DregHDMITx.h116 #define HDMITX_MISC_REG_BASE (0x172A00U) macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/include/
H A DregHDMITx.h116 #define HDMITX_MISC_REG_BASE (0x172A00U) macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/include/
H A DregHDMITx.h116 #define HDMITX_MISC_REG_BASE (0x172000U) macro

12