Home
last modified time | relevance | path

Searched refs:MHal_HDMITx_Mask_Write (Results 1 – 24 of 24) sorted by relevance

/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/
H A DhalHDMITx.c730 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x11, bEnable ? 0x11 : 0x00); // bit 0: enable… in MHal_HDMITx_HDCP2TxInit()
733 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x02); //reset hdcp22 FSM in MHal_HDMITx_HDCP2TxInit()
734 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x00); in MHal_HDMITx_HDCP2TxInit()
740 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x04, bEnable ? 0x04 : 0x00); //bit 2: authent… in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
741 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x08, bEnable ? 0x08 : 0x00); //bit 3: enable … in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
796 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
798 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
821 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
823 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
920 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
[all …]
H A DhalHDCPTx.c507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
508 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, BIT1); in MHal_HDMITx_HdcpWriteAn()
509 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, 0); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
642 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
643 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, BIT0); in MHal_HDMITx_HdcpStartCipher()
644 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
669 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0x000C); in MHal_HDMITx_HdcpAuthPass()
H A DhalHDMIUtilTx.c763 void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data) in MHal_HDMITx_Mask_Write() function
789 MHal_HDMITx_Mask_Write(pTable->bank, pTable->address, pTable->mask, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/
H A DhalHDMITx.c554 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x11, bEnable ? 0x11 : 0x00); // bit 0: enable… in MHal_HDMITx_HDCP2TxInit()
557 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x02); //reset hdcp22 FSM in MHal_HDMITx_HDCP2TxInit()
558 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x00); in MHal_HDMITx_HDCP2TxInit()
564 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x04, bEnable ? 0x04 : 0x00); //bit 2: authent… in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
565 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x08, bEnable ? 0x08 : 0x00); //bit 3: enable … in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
625 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
627 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
650 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
652 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
749 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
[all …]
H A DhalHDCPTx.c486 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
487 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, BIT1); in MHal_HDMITx_HdcpWriteAn()
488 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, 0); in MHal_HDMITx_HdcpWriteAn()
521 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
621 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
622 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, BIT0); in MHal_HDMITx_HdcpStartCipher()
623 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
648 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0x000C); in MHal_HDMITx_HdcpAuthPass()
H A DhalHDMIUtilTx.c763 void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data) in MHal_HDMITx_Mask_Write() function
789 MHal_HDMITx_Mask_Write(pTable->bank, pTable->address, pTable->mask, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/
H A DhalHDMITx.c603 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x11, bEnable ? 0x11 : 0x00); // bit 0: enable… in MHal_HDMITx_HDCP2TxInit()
606 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x02); //reset hdcp22 FSM in MHal_HDMITx_HDCP2TxInit()
607 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x00); in MHal_HDMITx_HDCP2TxInit()
613 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x04, bEnable ? 0x04 : 0x00); //bit 2: authent… in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
614 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x08, bEnable ? 0x08 : 0x00); //bit 3: enable … in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
674 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
676 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
699 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
701 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
798 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
[all …]
H A DhalHDCPTx.c507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
508 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, BIT1); in MHal_HDMITx_HdcpWriteAn()
509 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, 0); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
642 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
643 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, BIT0); in MHal_HDMITx_HdcpStartCipher()
644 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
669 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0x000C); in MHal_HDMITx_HdcpAuthPass()
H A DhalHDMIUtilTx.c763 void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data) in MHal_HDMITx_Mask_Write() function
789 MHal_HDMITx_Mask_Write(pTable->bank, pTable->address, pTable->mask, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/
H A DhalHDMITx.c582 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x11, bEnable ? 0x11 : 0x00); // bit 0: enable… in MHal_HDMITx_HDCP2TxInit()
585 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x02); //reset hdcp22 FSM in MHal_HDMITx_HDCP2TxInit()
586 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x00); in MHal_HDMITx_HDCP2TxInit()
592 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x04, bEnable ? 0x04 : 0x00); //bit 2: authent… in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
593 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x08, bEnable ? 0x08 : 0x00); //bit 3: enable … in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
648 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
650 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
673 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
675 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
776 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
[all …]
H A DhalHDCPTx.c507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
508 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, BIT1); in MHal_HDMITx_HdcpWriteAn()
509 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, 0); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
642 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
643 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, BIT0); in MHal_HDMITx_HdcpStartCipher()
644 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
669 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0x000C); in MHal_HDMITx_HdcpAuthPass()
H A DhalHDMIUtilTx.c763 void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data) in MHal_HDMITx_Mask_Write() function
789 MHal_HDMITx_Mask_Write(pTable->bank, pTable->address, pTable->mask, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/
H A DhalHDMITx.c780 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x11, bEnable ? 0x11 : 0x00); // bit 0: enable… in MHal_HDMITx_HDCP2TxInit()
783 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x02); //reset hdcp22 FSM in MHal_HDMITx_HDCP2TxInit()
784 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x00); in MHal_HDMITx_HDCP2TxInit()
790 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x04, bEnable ? 0x04 : 0x00); //bit 2: authent… in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
791 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x08, bEnable ? 0x08 : 0x00); //bit 3: enable … in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
851 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
853 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
876 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
878 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
975 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
[all …]
H A DhalHDCPTx.c507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
508 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, BIT1); in MHal_HDMITx_HdcpWriteAn()
509 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, 0); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
642 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
643 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, BIT0); in MHal_HDMITx_HdcpStartCipher()
644 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
669 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0x000C); in MHal_HDMITx_HdcpAuthPass()
H A DhalHDMIUtilTx.c763 void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data) in MHal_HDMITx_Mask_Write() function
789 MHal_HDMITx_Mask_Write(pTable->bank, pTable->address, pTable->mask, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/
H A DhalHDMITx.c591 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x11, bEnable ? 0x11 : 0x00); // bit 0: enable… in MHal_HDMITx_HDCP2TxInit()
594 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x02); //reset hdcp22 FSM in MHal_HDMITx_HDCP2TxInit()
595 MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x02, 0x00); in MHal_HDMITx_HDCP2TxInit()
601 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x04, bEnable ? 0x04 : 0x00); //bit 2: authent… in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
602 …MHal_HDMITx_Mask_Write(HDMITX_HDCP2TX_BASE, 0x0000, 0x08, bEnable ? 0x08 : 0x00); //bit 3: enable … in MHal_HDMITx_HDCP2TxEnableEncryptEnable()
662 … MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, (MS_U16)u32Int, (MS_U16)u32Int); in MHal_HDMITx_Int_Disable()
664 …MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, (MS_U16)(u32Int>>16), (MS_U16)(u3… in MHal_HDMITx_Int_Disable()
687 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_0C, 0xFFFF, ~u32Int); in MHal_HDMITx_Int_Enable()
689 MHal_HDMITx_Mask_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0D, 0xFFFF, (~u32Int)>>16 ); in MHal_HDMITx_Int_Enable()
786 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
[all …]
H A DhalHDCPTx.c507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
508 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, BIT1); in MHal_HDMITx_HdcpWriteAn()
509 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, BIT1, 0); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
642 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
643 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, BIT0); in MHal_HDMITx_HdcpStartCipher()
644 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0); in MHal_HDMITx_HdcpStartCipher()
669 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_COMMAND_02, 0x000F, 0x000C); in MHal_HDMITx_HdcpAuthPass()
H A DhalHDMIUtilTx.c763 void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data) in MHal_HDMITx_Mask_Write() function
789 MHal_HDMITx_Mask_Write(pTable->bank, pTable->address, pTable->mask, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/include/
H A DhalHDMIUtilTx.h201 INTERFACE void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/include/
H A DhalHDMIUtilTx.h201 INTERFACE void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/include/
H A DhalHDMIUtilTx.h201 INTERFACE void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/include/
H A DhalHDMIUtilTx.h201 INTERFACE void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/include/
H A DhalHDMIUtilTx.h201 INTERFACE void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data…
/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/include/
H A DhalHDMIUtilTx.h201 INTERFACE void MHal_HDMITx_Mask_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_mask, MS_U16 reg_data…