Home
last modified time | relevance | path

Searched refs:MHal_HDMITx_Write (Results 1 – 24 of 24) sorted by relevance

/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/
H A DhalHDMITx.c773 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x60 + (SIZE_OF_KSXORLC128 >> 1) - 1 - cnt, *(pu8KsXORLC12… in MHal_HDMITx_HDCP2TxFillCipherKey()
776 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x68 + (SIZE_OF_RIV >> 1) - 1 - cnt, *(pu8Riv + cnt*2 + 1)… in MHal_HDMITx_HDCP2TxFillCipherKey()
847 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
848 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
942 MHal_HDMITx_Write(CLKGEN1_REG_BASE, REG_CKG_HDMITx_CLK_28, 0); // enable clk_hdmi_tx_p in MHal_HDMITx_InitSeq()
955 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
956 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
957 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1E, 0xFFFF); in MHal_HDMITx_InitSeq()
958 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1F, 0x0000); in MHal_HDMITx_InitSeq()
1161 MHal_HDMITx_Write(HDMITX_2_REG_BASE, REG_HDMI_2_CONFIG_1F,(*(ptr+2) << 8) | *(ptr+1)); in MHal_HDMITx_PKT_Content_Define()
[all …]
H A DhalHDCPTx.c473 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_04+(i/2), (Lm[i]<<8) | Lm[i-1]); in MHal_HDMITx_HdcpCheckBksvLn()
479 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_SEED_07, (temp<<8) | Lm[6]); in MHal_HDMITx_HdcpCheckBksvLn()
544 …MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_AN_08+i, (TxHdcpAnTbl[2*i+1] <<8) | (TxHdcpAnT… in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMIUtilTx.c746 void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data) in MHal_HDMITx_Write() function
792 MHal_HDMITx_Write(pTable->bank, pTable->address, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/
H A DhalHDMITx.c823 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x60 + (SIZE_OF_KSXORLC128 >> 1) - 1 - cnt, *(pu8KsXORLC12… in MHal_HDMITx_HDCP2TxFillCipherKey()
826 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x68 + (SIZE_OF_RIV >> 1) - 1 - cnt, *(pu8Riv + cnt*2 + 1)… in MHal_HDMITx_HDCP2TxFillCipherKey()
902 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
903 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
997 MHal_HDMITx_Write(CLKGEN1_REG_BASE, REG_CKG_HDMITx_CLK_28, 0); // enable clk_hdmi_tx_p in MHal_HDMITx_InitSeq()
1010 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
1011 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
1012 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1E, 0xFFFF); in MHal_HDMITx_InitSeq()
1013 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1F, 0x0000); in MHal_HDMITx_InitSeq()
1216 MHal_HDMITx_Write(HDMITX_2_REG_BASE, REG_HDMI_2_CONFIG_1F,(*(ptr+2) << 8) | *(ptr+1)); in MHal_HDMITx_PKT_Content_Define()
[all …]
H A DhalHDCPTx.c473 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_04+(i/2), (Lm[i]<<8) | Lm[i-1]); in MHal_HDMITx_HdcpCheckBksvLn()
479 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_SEED_07, (temp<<8) | Lm[6]); in MHal_HDMITx_HdcpCheckBksvLn()
544 …MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_AN_08+i, (TxHdcpAnTbl[2*i+1] <<8) | (TxHdcpAnT… in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMIUtilTx.c746 void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data) in MHal_HDMITx_Write() function
792 MHal_HDMITx_Write(pTable->bank, pTable->address, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/
H A DhalHDMITx.c597 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x60 + (SIZE_OF_KSXORLC128 >> 1) - 1 - cnt, *(pu8KsXORLC12… in MHal_HDMITx_HDCP2TxFillCipherKey()
600 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x68 + (SIZE_OF_RIV >> 1) - 1 - cnt, *(pu8Riv + cnt*2 + 1)… in MHal_HDMITx_HDCP2TxFillCipherKey()
676 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
677 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
771 MHal_HDMITx_Write(CLKGEN1_REG_BASE, REG_CKG_HDMITx_CLK_28, 0); // enable clk_hdmi_tx_p in MHal_HDMITx_InitSeq()
777 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
778 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
779 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1E, 0xFFFF); in MHal_HDMITx_InitSeq()
780 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1F, 0x0000); in MHal_HDMITx_InitSeq()
984 MHal_HDMITx_Write(HDMITX_2_REG_BASE, REG_HDMI_2_CONFIG_1F,(*(ptr+2) << 8) | *(ptr+1)); in MHal_HDMITx_PKT_Content_Define()
[all …]
H A DhalHDCPTx.c452 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_04+(i/2), (Lm[i]<<8) | Lm[i-1]); in MHal_HDMITx_HdcpCheckBksvLn()
458 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_SEED_07, (temp<<8) | Lm[6]); in MHal_HDMITx_HdcpCheckBksvLn()
523 …MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_AN_08+i, (TxHdcpAnTbl[2*i+1] <<8) | (TxHdcpAnT… in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMIUtilTx.c746 void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data) in MHal_HDMITx_Write() function
792 MHal_HDMITx_Write(pTable->bank, pTable->address, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/
H A DhalHDMITx.c646 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x60 + (SIZE_OF_KSXORLC128 >> 1) - 1 - cnt, *(pu8KsXORLC12… in MHal_HDMITx_HDCP2TxFillCipherKey()
649 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x68 + (SIZE_OF_RIV >> 1) - 1 - cnt, *(pu8Riv + cnt*2 + 1)… in MHal_HDMITx_HDCP2TxFillCipherKey()
725 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
726 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
820 MHal_HDMITx_Write(CLKGEN1_REG_BASE, REG_CKG_HDMITx_CLK_28, 0); // enable clk_hdmi_tx_p in MHal_HDMITx_InitSeq()
826 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
827 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
828 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1E, 0xFFFF); in MHal_HDMITx_InitSeq()
829 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1F, 0x0000); in MHal_HDMITx_InitSeq()
1032 MHal_HDMITx_Write(HDMITX_2_REG_BASE, REG_HDMI_2_CONFIG_1F,(*(ptr+2) << 8) | *(ptr+1)); in MHal_HDMITx_PKT_Content_Define()
[all …]
H A DhalHDCPTx.c473 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_04+(i/2), (Lm[i]<<8) | Lm[i-1]); in MHal_HDMITx_HdcpCheckBksvLn()
479 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_SEED_07, (temp<<8) | Lm[6]); in MHal_HDMITx_HdcpCheckBksvLn()
544 …MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_AN_08+i, (TxHdcpAnTbl[2*i+1] <<8) | (TxHdcpAnT… in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMIUtilTx.c746 void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data) in MHal_HDMITx_Write() function
792 MHal_HDMITx_Write(pTable->bank, pTable->address, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/
H A DhalHDMITx.c625 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x60 + (SIZE_OF_KSXORLC128 >> 1) - 1 - cnt, *(pu8KsXORLC12… in MHal_HDMITx_HDCP2TxFillCipherKey()
628 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x68 + (SIZE_OF_RIV >> 1) - 1 - cnt, *(pu8Riv + cnt*2 + 1)… in MHal_HDMITx_HDCP2TxFillCipherKey()
699 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
700 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
798 MHal_HDMITx_Write(CLKGEN1_REG_BASE, REG_CKG_HDMITx_CLK_28, 0); // enable clk_hdmi_tx_p in MHal_HDMITx_InitSeq()
804 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
805 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
806 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1E, 0xFFFF); in MHal_HDMITx_InitSeq()
807 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1F, 0x0000); in MHal_HDMITx_InitSeq()
992 MHal_HDMITx_Write(HDMITX_2_REG_BASE, REG_HDMI_2_CONFIG_1F,(*(ptr+2) << 8) | *(ptr+1)); in MHal_HDMITx_PKT_Content_Define()
[all …]
H A DhalHDCPTx.c473 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_04+(i/2), (Lm[i]<<8) | Lm[i-1]); in MHal_HDMITx_HdcpCheckBksvLn()
479 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_SEED_07, (temp<<8) | Lm[6]); in MHal_HDMITx_HdcpCheckBksvLn()
544 …MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_AN_08+i, (TxHdcpAnTbl[2*i+1] <<8) | (TxHdcpAnT… in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMIUtilTx.c746 void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data) in MHal_HDMITx_Write() function
792 MHal_HDMITx_Write(pTable->bank, pTable->address, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/
H A DhalHDMITx.c634 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x60 + (SIZE_OF_KSXORLC128 >> 1) - 1 - cnt, *(pu8KsXORLC12… in MHal_HDMITx_HDCP2TxFillCipherKey()
637 …MHal_HDMITx_Write(HDMITX_SECUTZPC_BASE, 0x68 + (SIZE_OF_RIV >> 1) - 1 - cnt, *(pu8Riv + cnt*2 + 1)… in MHal_HDMITx_HDCP2TxFillCipherKey()
713 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0E, u32Int); in MHal_HDMITx_Int_Clear()
714 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_STATUS_0F, (u32Int>>16)); in MHal_HDMITx_Int_Clear()
808 MHal_HDMITx_Write(CLKGEN1_REG_BASE, REG_CKG_HDMITx_CLK_28, 0); // enable clk_hdmi_tx_p in MHal_HDMITx_InitSeq()
814 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1C, 0x0000); in MHal_HDMITx_InitSeq()
815 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1D, 0x0000); in MHal_HDMITx_InitSeq()
816 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1E, 0xFFFF); in MHal_HDMITx_InitSeq()
817 MHal_HDMITx_Write(HDMITX_MISC_REG_BASE, REG_MISC_CONFIG_1F, 0x0000); in MHal_HDMITx_InitSeq()
1020 MHal_HDMITx_Write(HDMITX_2_REG_BASE, REG_HDMI_2_CONFIG_1F,(*(ptr+2) << 8) | *(ptr+1)); in MHal_HDMITx_PKT_Content_Define()
[all …]
H A DhalHDCPTx.c473 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_04+(i/2), (Lm[i]<<8) | Lm[i-1]); in MHal_HDMITx_HdcpCheckBksvLn()
479 MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_LN_SEED_07, (temp<<8) | Lm[6]); in MHal_HDMITx_HdcpCheckBksvLn()
544 …MHal_HDMITx_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_AN_08+i, (TxHdcpAnTbl[2*i+1] <<8) | (TxHdcpAnT… in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMIUtilTx.c746 void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data) in MHal_HDMITx_Write() function
792 MHal_HDMITx_Write(pTable->bank, pTable->address, pTable->value); in MHal_HDMITx_RegsTbl_Write()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/include/
H A DhalHDMIUtilTx.h199 INTERFACE void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data);
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/include/
H A DhalHDMIUtilTx.h199 INTERFACE void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data);
/utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/include/
H A DhalHDMIUtilTx.h199 INTERFACE void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data);
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/include/
H A DhalHDMIUtilTx.h199 INTERFACE void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data);
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/include/
H A DhalHDMIUtilTx.h199 INTERFACE void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data);
/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/include/
H A DhalHDMIUtilTx.h199 INTERFACE void MHal_HDMITx_Write(MS_U32 bank, MS_U16 address, MS_U16 reg_data);