| /utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/ |
| H A D | halHDMITx.c | 803 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101, 0x1101); in MHal_HDMITx_InitSeq()
1912 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0xCC0C, 0x0000); in MHal_HDMITx_SetVideoOutputMode()
2019 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1919); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2036 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x0001, 0x0001); in MHal_HDMITx_RxBypass_Mode()
2061 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2082 MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_Disable_RxBypass()
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/ |
| H A D | halHDMITx.c | 830 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101, 0x1101); in MHal_HDMITx_InitSeq()
1913 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0xCC0C, 0x0000); in MHal_HDMITx_SetVideoOutputMode()
2018 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1919); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2035 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x0001, 0x0001); in MHal_HDMITx_RxBypass_Mode()
2060 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2081 MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_Disable_RxBypass()
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/ |
| H A D | halHDMITx.c | 852 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101, 0x1101); in MHal_HDMITx_InitSeq()
1999 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0xCC0C, 0x0000); in MHal_HDMITx_SetVideoOutputMode()
2104 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1919); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2121 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x0001, 0x0001); in MHal_HDMITx_RxBypass_Mode()
2146 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2167 MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_Disable_RxBypass()
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/ |
| H A D | halHDMITx.c | 840 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101, 0x1101); in MHal_HDMITx_InitSeq()
1945 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0xCC0C, 0x0000); in MHal_HDMITx_SetVideoOutputMode()
2050 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1919); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2067 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x0001, 0x0001); in MHal_HDMITx_RxBypass_Mode()
2092 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2113 MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_Disable_RxBypass()
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/ |
| H A D | halHDMITx.c | 981 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101, 0x1101); in MHal_HDMITx_InitSeq()
2165 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0xCC0C, 0x0000); in MHal_HDMITx_SetVideoOutputMode()
2390 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1919); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2407 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x0001, 0x0001); in MHal_HDMITx_RxBypass_Mode()
2432 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2453 MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_Disable_RxBypass()
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/ |
| H A D | halHDMITx.c | 1036 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101, 0x1101); in MHal_HDMITx_InitSeq()
2280 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0xCC0C, 0x0000); in MHal_HDMITx_SetVideoOutputMode()
2505 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1919); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2522 MHal_HDMITx_Mask_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x0001, 0x0001); in MHal_HDMITx_RxBypass_Mode()
2547 … MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_RxBypass_Mode()
2568 MHal_HDMITx_Write(HDMITX_PHY_REG_BASE, REG_HDMITxPHY_CONFIG_10, 0x1101); //selct clock from Rx; in MHal_HDMITx_Disable_RxBypass()
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/include/ |
| H A D | regHDMITx.h | 392 #define REG_HDMITxPHY_CONFIG_10 0x10U macro
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/include/ |
| H A D | regHDMITx.h | 392 #define REG_HDMITxPHY_CONFIG_10 0x10U macro
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/include/ |
| H A D | regHDMITx.h | 392 #define REG_HDMITxPHY_CONFIG_10 0x10U macro
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/include/ |
| H A D | regHDMITx.h | 392 #define REG_HDMITxPHY_CONFIG_10 0x10U macro
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/include/ |
| H A D | regHDMITx.h | 402 #define REG_HDMITxPHY_CONFIG_10 0x10U macro
|
| /utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/include/ |
| H A D | regHDMITx.h | 402 #define REG_HDMITxPHY_CONFIG_10 0x10U macro
|