Home
last modified time | relevance | path

Searched refs:REG_HDCP_TX_MODE_01 (Results 1 – 18 of 18) sorted by relevance

/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/
H A DhalHDCPTx.c168 {HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x8000, 0x8000}, // Enable HDCP encryption
507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMITx.c776 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
1614 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0400); in MHal_HDMITx_SetHDCPOnOff()
1616 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0000); in MHal_HDMITx_SetHDCPOnOff()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/
H A DhalHDCPTx.c147 {HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x8000, 0x8000}, // Enable HDCP encryption
486 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
521 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMITx.c749 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
1610 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0400); in MHal_HDMITx_SetHDCPOnOff()
1612 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0000); in MHal_HDMITx_SetHDCPOnOff()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/
H A DhalHDCPTx.c168 {HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x8000, 0x8000}, // Enable HDCP encryption
507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMITx.c920 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
1738 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0400); in MHal_HDMITx_SetHDCPOnOff()
1740 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0000); in MHal_HDMITx_SetHDCPOnOff()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/
H A DhalHDCPTx.c168 {HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x8000, 0x8000}, // Enable HDCP encryption
507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMITx.c786 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
1626 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0400); in MHal_HDMITx_SetHDCPOnOff()
1628 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0000); in MHal_HDMITx_SetHDCPOnOff()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/
H A DhalHDCPTx.c168 {HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x8000, 0x8000}, // Enable HDCP encryption
507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMITx.c975 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
1824 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0400); in MHal_HDMITx_SetHDCPOnOff()
1826 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0000); in MHal_HDMITx_SetHDCPOnOff()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/
H A DhalHDCPTx.c168 {HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x8000, 0x8000}, // Enable HDCP encryption
507 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0100); in MHal_HDMITx_HdcpWriteAn()
542 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0100, 0x0000); in MHal_HDMITx_HdcpWriteAn()
H A DhalHDMITx.c798 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0E00, HDCP_mode << 8); in MHal_HDMITX_SetHDCPConfig()
1689 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0400); in MHal_HDMITx_SetHDCPOnOff()
1691 MHal_HDMITx_Mask_Write(HDMITX_HDCP_REG_BASE, REG_HDCP_TX_MODE_01, 0x0C00, 0x0000); in MHal_HDMITx_SetHDCPOnOff()
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6/hdmitx/include/
H A DregHDMITx.h376 #define REG_HDCP_TX_MODE_01 0x01U // Pj[7:0] : 61h[7:0]; Tx_mode[7:0] : 61h[15:8] macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/k6lite/hdmitx/include/
H A DregHDMITx.h376 #define REG_HDCP_TX_MODE_01 0x01U // Pj[7:0] : 61h[7:0]; Tx_mode[7:0] : 61h[15:8] macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/kano/hdmitx/include/
H A DregHDMITx.h376 #define REG_HDCP_TX_MODE_01 0x01U // Pj[7:0] : 61h[7:0]; Tx_mode[7:0] : 61h[15:8] macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/curry/hdmitx/include/
H A DregHDMITx.h376 #define REG_HDCP_TX_MODE_01 0x01U // Pj[7:0] : 61h[7:0]; Tx_mode[7:0] : 61h[15:8] macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/M7621/hdmitx/include/
H A DregHDMITx.h386 #define REG_HDCP_TX_MODE_01 0x01U // Pj[7:0] : 61h[7:0]; Tx_mode[7:0] : 61h[15:8] macro
/utopia/UTPA2-700.0.x/modules/hdmi/hal/maxim/hdmitx/include/
H A DregHDMITx.h386 #define REG_HDCP_TX_MODE_01 0x01U // Pj[7:0] : 61h[7:0]; Tx_mode[7:0] : 61h[15:8] macro