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Searched refs:RK_U32 (Results 1 – 25 of 493) sorted by relevance

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/rockchip-linux_mpp/mpp/hal/rkenc/h265e/
H A Dhal_h265e_vepu580_reg.h22 #define VEPU580_CTL_OFFSET (0 * sizeof(RK_U32))
23 #define VEPU580_BASE_OFFSET (160 * sizeof(RK_U32))
24 #define VEPU580_RCKULT_OFFSET (1024 * sizeof(RK_U32))
25 #define VEPU580_WEG_OFFSET (1472 * sizeof(RK_U32))
26 #define VEPU580_RDOCFG_OFFSET (2048 * sizeof(RK_U32))
27 #define VEPU580_OSD_OFFSET (3072 * sizeof(RK_U32))
28 #define VEPU580_STATUS_OFFSET (4096 * sizeof(RK_U32))
29 #define VEPU580_DEBUG_OFFSET (5120 * sizeof(RK_U32))
37 RK_U32 sub_ver : 8;
38 RK_U32 h264_cap : 1;
[all …]
H A Dhal_h265e_vepu511_reg.h15 RK_U32 madi_thd0 : 7;
16 RK_U32 reserved : 1;
17 RK_U32 madi_thd1 : 7;
18 RK_U32 reserved1 : 1;
19 RK_U32 madi_thd2 : 7;
20 RK_U32 reserved2 : 1;
21 RK_U32 madi_thd3 : 7;
22 RK_U32 reserved3 : 1;
27 RK_U32 madi_thd4 : 7;
28 RK_U32 reserved : 1;
[all …]
H A Dhal_h265e_vepu540c_reg.h27 RK_U32 sub_ver : 8;
28 RK_U32 h264_cap : 1;
29 RK_U32 hevc_cap : 1;
30 RK_U32 reserved : 2;
31 RK_U32 res_cap : 4;
32 RK_U32 osd_cap : 2;
33 RK_U32 filtr_cap : 2;
34 RK_U32 bfrm_cap : 1;
35 RK_U32 fbc_cap : 2;
36 RK_U32 reserved1 : 1;
[all …]
H A Dhal_h265e_vepu54x_reg_l2.h25 RK_U32 atf_thd0_i32 : 6;
26 RK_U32 reserved0 : 10;
27 RK_U32 atf_thd1_i32 : 6;
28 RK_U32 reserved1 : 10;
33 RK_U32 atf_thd0_i16 : 6;
34 RK_U32 reserved0 : 10;
35 RK_U32 atf_thd1_i16 : 6;
36 RK_U32 reserved1 : 10;
41 RK_U32 atf_thd0_p64 : 6;
42 RK_U32 reserved0 : 10;
[all …]
H A Dhal_h265e_vepu541_reg.h24 RK_U32 lt_pos_x : 8; /* left-top */
25 RK_U32 lt_pos_y : 8;
26 RK_U32 rd_pos_x : 8; /* right-bottom */
27 RK_U32 rd_pos_y : 8;
32 RK_U32 y : 8;
33 RK_U32 u : 8;
34 RK_U32 v : 8;
35 RK_U32 alpha : 8;
38 RK_U32 axi_brsp_cke : 7;
39 RK_U32 cime_dspw_orsd : 1;
[all …]
H A Dhal_h265e_vepu510_reg.h14 RK_U32 madi_thd0 : 7;
15 RK_U32 reserved : 1;
16 RK_U32 madi_thd1 : 7;
17 RK_U32 reserved1 : 1;
18 RK_U32 madi_thd2 : 7;
19 RK_U32 reserved2 : 1;
20 RK_U32 madi_thd3 : 7;
21 RK_U32 reserved3 : 1;
26 RK_U32 madi_thd4 : 7;
27 RK_U32 reserved : 1;
[all …]
/rockchip-linux_mpp/mpp/hal/rkenc/h264e/
H A Dhal_h264e_vepu580_reg.h22 #define VEPU580_CONTROL_CFG_OFFSET (0 * sizeof(RK_U32))
23 #define VEPU580_BASE_CFG_OFFSET (160 * sizeof(RK_U32))
24 #define VEPU580_RC_KLUT_CFG_OFFSET (1024 * sizeof(RK_U32))
25 #define VEPU580_SECTION_3_OFFSET (1472 * sizeof(RK_U32))
26 #define VEPU580_RDO_CFG_OFFSET (2048 * sizeof(RK_U32))
27 #define VEPU580_SCL_CFG_OFFSET (2176 * sizeof(RK_U32))
28 #define VEPU580_OSD_OFFSET (3072 * sizeof(RK_U32))
29 #define VEPU580_STATUS_OFFSET (4096 * sizeof(RK_U32))
30 #define VEPU580_DBG_OFFSET (5120 * sizeof(RK_U32))
34 RK_U32 lt_pos_x : 10;
[all …]
H A Dhal_h264e_vepu511_reg.h20 RK_U32 rect_size : 1;
21 RK_U32 reserved : 2;
22 RK_U32 vlc_lmt : 1;
23 RK_U32 reserved1 : 9;
24 RK_U32 ccwa_e : 1;
25 RK_U32 reserved2 : 1;
26 RK_U32 atr_e : 1;
27 RK_U32 reserved3 : 4;
28 RK_U32 scl_lst_sel : 2;
29 RK_U32 reserved4 : 6;
[all …]
H A Dhal_h264e_vepu541_reg.h30 RK_U32 sub_ver : 8;
32 RK_U32 h264_enc : 1;
34 RK_U32 h265_enc : 1;
35 RK_U32 reserved0 : 2;
42 RK_U32 pic_size : 4;
49 RK_U32 osd_cap : 2;
56 RK_U32 filtr_cap : 2;
58 RK_U32 bfrm_cap : 1;
60 RK_U32 fbc_cap : 1;
61 RK_U32 reserved1 : 2;
[all …]
H A Dhal_h264e_vepu540c_reg.h28 RK_U32 sub_ver : 8;
29 RK_U32 cap : 1;
30 RK_U32 hevc_cap : 1;
31 RK_U32 reserved : 2;
32 RK_U32 res_cap : 4;
33 RK_U32 osd_cap : 2;
34 RK_U32 filtr_cap : 2;
35 RK_U32 bfrm_cap : 1;
36 RK_U32 fbc_cap : 2;
37 RK_U32 reserved1 : 1;
[all …]
H A Dhal_h264e_vepu510_reg.h20 RK_U32 rect_size : 1;
21 RK_U32 reserved : 2;
22 RK_U32 vlc_lmt : 1;
23 RK_U32 chrm_spcl : 1;
24 RK_U32 reserved1 : 8;
25 RK_U32 ccwa_e : 1;
26 RK_U32 reserved2 : 1;
27 RK_U32 atr_e : 1;
28 RK_U32 reserved3 : 4;
29 RK_U32 scl_lst_sel : 2;
[all …]
/rockchip-linux_mpp/mpp/hal/rkenc/common/
H A Dvepu510_common.h11 #define VEPU510_CTL_OFFSET (0 * sizeof(RK_U32)) /* 0x00000000 reg0 - 0x00000120 …
12 #define VEPU510_FRAME_OFFSET (156 * sizeof(RK_U32)) /* 0x00000270 reg156 - 0x000003f4 …
13 #define VEPU510_RC_ROI_OFFSET (1024 * sizeof(RK_U32)) /* 0x00001000 reg1024 - 0x0000110c …
14 #define VEPU510_PARAM_OFFSET (1472 * sizeof(RK_U32)) /* 0x00001700 reg1472 - 0x000019cc …
15 #define VEPU510_SQI_OFFSET (2048 * sizeof(RK_U32)) /* 0x00002000 reg2048 - 0x0000212c …
16 #define VEPU510_SCL_OFFSET (2176 * sizeof(RK_U32)) /* 0x00002200 reg2176 - 0x00002584 …
17 #define VEPU510_STATUS_OFFSET (4096 * sizeof(RK_U32)) /* 0x00004000 reg4096 - 0x0000424c …
18 #define VEPU510_DBG_OFFSET (5120 * sizeof(RK_U32)) /* 0x00005000 reg5120 - 0x00005230 …
26 RK_U32 reserved : 4;
27 RK_U32 adr_vsy_t : 28;
[all …]
H A Dvepu511_common.h12 #define VEPU511_CTL_OFFSET (0 * sizeof(RK_U32)) /* 0x00000000 reg0 - 0x00000120 …
13 #define VEPU511_FRAME_OFFSET (156 * sizeof(RK_U32)) /* 0x00000270 reg156 - 0x00000538 …
14 #define VEPU511_RC_ROI_OFFSET (1024 * sizeof(RK_U32)) /* 0x00001000 reg1024 - 0x00001160 …
15 #define VEPU511_PARAM_OFFSET (1472 * sizeof(RK_U32)) /* 0x00001700 reg1472 - 0x000019cc …
16 #define VEPU511_SQI_OFFSET (2048 * sizeof(RK_U32)) /* 0x00002000 reg2048 - 0x0000216c …
17 #define VEPU511_SCL_OFFSET (2176 * sizeof(RK_U32)) /* 0x00002200 reg2176 - 0x00002c9c …
18 #define VEPU511_JPEGTAB_OFFSET (2856 * sizeof(RK_U32)) /* 0x00002ca0 reg2856 - 0x00002e1c …
19 #define VEPU511_OSD_OFFSET (3072 * sizeof(RK_U32)) /* 0x00003000 reg3072 - 0x00003264 …
20 #define VEPU511_STATUS_OFFSET (4096 * sizeof(RK_U32)) /* 0x00004000 reg4096 - 0x0000424c …
21 #define VEPU511_DBG_OFFSET (5120 * sizeof(RK_U32)) /* 0x00005000 reg5120 - 0x0000523c …
[all …]
H A Dvepu540c_common.h23 #define VEPU540C_CTL_OFFSET (0 * sizeof(RK_U32))
24 #define VEPU540C_BASE_OFFSET (156 * sizeof(RK_U32))
25 #define VEPU540C_RCROI_OFFSET (1024 * sizeof(RK_U32))
26 #define VEPU540C_WEG_OFFSET (1472 * sizeof(RK_U32))
27 #define VEPU540C_RDOCFG_OFFSET (2048 * sizeof(RK_U32))
28 #define VEPU540C_SCLCFG_OFFSET (2168 * sizeof(RK_U32))
29 #define VEPU540C_JPEGTAB_OFFSET (2848 * sizeof(RK_U32))
31 #define VEPU540C_OSD_OFFSET (3072 * sizeof(RK_U32))
32 #define VEPU540C_STATUS_OFFSET (4096 * sizeof(RK_U32))
33 #define VEPU540C_DEBUG_OFFSET (5120 * sizeof(RK_U32))
[all …]
/rockchip-linux_mpp/mpp/vproc/vdpp/
H A Dvdpp2_reg.h25 RK_U32 sw_vdpp_frm_en : 1;
29 RK_U32 sw_vdpp_src_fmt : 2;
30 RK_U32 sw_reserved_1 : 2;
31 RK_U32 sw_vdpp_src_yuv_swap : 2;
32 RK_U32 sw_reserved_2 : 2;
33 RK_U32 sw_vdpp_dst_fmt : 2;
34 RK_U32 sw_vdpp_yuvout_diff_en : 1;
35 RK_U32 sw_reserved_3 : 1;
36 RK_U32 sw_vdpp_dst_yuv_swap : 2;
37 RK_U32 sw_reserved_4 : 2;
[all …]
H A Dvdpp_common.h41 RK_U32 dmsr_str_pri_y;
42 RK_U32 dmsr_str_sec_y;
43 RK_U32 dmsr_dumping_y;
44 RK_U32 dmsr_wgt_pri_gain_even_1;
45 RK_U32 dmsr_wgt_pri_gain_even_2;
46 RK_U32 dmsr_wgt_pri_gain_odd_1;
47 RK_U32 dmsr_wgt_pri_gain_odd_2;
48 RK_U32 dmsr_wgt_sec_gain;
49 RK_U32 dmsr_blk_flat_th;
50 RK_U32 dmsr_contrast_to_conf_map_x0;
[all …]
/rockchip-linux_mpp/mpp/hal/vpu/av1d/
H A Dhal_av1d_vdpu_reg.h25 RK_U32 sw_dec_out_ybase_msb : 32;
29 RK_U32 sw_dec_out_ybase_lsb : 32;
33 RK_U32 sw_refer0_ybase_msb : 32;
37 RK_U32 sw_refer0_ybase_lsb : 32;
41 RK_U32 sw_refer1_ybase_msb : 32;
45 RK_U32 sw_refer1_ybase_lsb : 32;
49 RK_U32 sw_refer2_ybase_msb : 32;
53 RK_U32 sw_refer2_ybase_lsb : 32;
57 RK_U32 sw_refer3_ybase_msb : 32;
61 RK_U32 sw_refer3_ybase_lsb : 32;
[all …]
/rockchip-linux_mpp/mpp/hal/vpu/jpegd/
H A Dhal_jpegd_vdpu1_reg.h34 RK_U32 sw_pp_e : 1;
35 RK_U32 sw_pp_pipeline_e : 1;
36 RK_U32 reserved3 : 2;
37 RK_U32 sw_pp_irq_dis : 1;
38 RK_U32 reserved2 : 3;
39 RK_U32 sw_pp_irq : 1;
40 RK_U32 reserved1 : 3;
41 RK_U32 sw_pp_rdy_int : 1;
42 RK_U32 sw_pp_bus_int : 1;
43 RK_U32 reserved0 : 18;
[all …]
H A Dhal_jpegd_vdpu2_reg.h35 RK_U32 sw_pp_max_burst : 5;
36 RK_U32 sw_pp_scmd_dis : 1;
37 RK_U32 sw_reserved_1 : 2;
38 RK_U32 sw_pp_axi_rd_id : 8;
39 RK_U32 sw_pp_axi_wr_id : 8;
43 RK_U32 sw_color_coeffa1 : 10;
44 RK_U32 sw_color_coeffa2 : 10;
45 RK_U32 sw_color_coeffb : 10;
49 RK_U32 sw_color_coeffc : 10;
50 RK_U32 sw_color_coeffd : 10;
[all …]
/rockchip-linux_mpp/mpp/hal/rkenc/jpege/
H A Dhal_jpege_vepu540c_reg.h28 RK_U32 sub_ver : 8;
29 RK_U32 h264_cap : 1;
30 RK_U32 hevc_cap : 1;
31 RK_U32 reserved : 2;
32 RK_U32 res_cap : 4;
33 RK_U32 osd_cap : 2;
34 RK_U32 filtr_cap : 2;
35 RK_U32 bfrm_cap : 1;
36 RK_U32 fbc_cap : 2;
37 RK_U32 reserved1 : 1;
[all …]
H A Dhal_jpege_vpu720_reg.h13 RK_U32 reg000_version;
17 RK_U32 lkt_num : 8;
29 RK_U32 vepu_cmd : 4;
30 RK_U32 : 20;
34 RK_U32 reg002_003[2];
39 RK_U32 fenc_done_en : 1;
41 RK_U32 lkt_node_done_en : 1;
43 RK_U32 sclr_done_en : 1;
45 RK_U32 vslc_done_en : 1;
47 RK_U32 vbsb_oflw_en : 1;
[all …]
/rockchip-linux_mpp/mpp/hal/rkdec/h264d/
H A Dhal_h264d_vdpu2_reg.h26 RK_U32 sw00_49[50];
28 RK_U32 dec_tiled_msb : 1;
29 RK_U32 adtion_latency : 6;
30 RK_U32 dec_fixed_quant : 1;
31 RK_U32 dblk_flt_dis : 1;
32 RK_U32 skip_sel : 1;
33 RK_U32 dec_ascmd0_dis : 1;
34 RK_U32 adv_pref_dis : 1;
35 RK_U32 dec_tiled_lsb : 1;
36 RK_U32 refbuf_thrd : 12;
[all …]
/rockchip-linux_mpp/mpp/hal/vpu/vp8e/
H A Dhal_vp8e_vepu2_reg.h25 RK_U32 y1_quant_dc : 14;
26 RK_U32 : 2;
27 RK_U32 y2_quant_dc : 14;
28 RK_U32 : 2;
32 RK_U32 ch_quant_dc : 14;
33 RK_U32 : 2;
34 RK_U32 y1_quant_ac : 14;
35 RK_U32 : 2;
39 RK_U32 y2_quant_ac : 14;
40 RK_U32 : 2;
[all …]
/rockchip-linux_mpp/mpp/hal/vpu/vp8d/
H A Dhal_vp8d_vdpu1_reg.h35 RK_U32 build_version : 3;
36 RK_U32 product_IDen : 1;
37 RK_U32 minor_version : 8;
38 RK_U32 major_version : 4;
39 RK_U32 product_numer : 16;
43 RK_U32 sw_dec_e : 1;
44 RK_U32 reserve4 : 3;
45 RK_U32 sw_dec_irq_dis : 1;
46 RK_U32 reserve3 : 3;
47 RK_U32 sw_dec_irq : 1;
[all …]
/rockchip-linux_mpp/mpp/hal/vpu/mpg4d/
H A Dhal_m4vd_vdpu2_reg.h23 RK_U32 reg00_49[50];
26 RK_U32 sw_dec_tiled_msb : 1;
27 RK_U32 sw_dec_latency : 6;
28 RK_U32 sw_pic_fixed_quant : 1;
29 RK_U32 sw_dblk_flt_dis : 1;
30 RK_U32 sw_skip_sel : 1;
31 RK_U32 sw_dec_ascmd0_dis : 1;
32 RK_U32 sw_adv_pref_dis : 1;
33 RK_U32 sw_dec_tiled_lsb : 1;
34 RK_U32 sw_refbuf_thrd : 12;
[all …]

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