1 /* 2 * Copyright 2015 Rockchip Electronics Co. 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77 RK_U32 write_mvs_e : 1; 78 RK_U32 pic_fixed_quant : 1; 79 RK_U32 filtering_dis : 1; 80 RK_U32 dec_out_dis : 1; 81 RK_U32 ref_topfield_e : 1; 82 RK_U32 reserve1 : 1; 83 RK_U32 fwd_interlace_e : 1; 84 RK_U32 pic_topfiled_e : 1; 85 RK_U32 pic_inter_e : 1; 86 RK_U32 pic_b_e : 1; 87 RK_U32 pic_fieldmode_e : 1; 88 RK_U32 pic_interlace_e : 1; 89 RK_U32 reserve2 : 2; 90 RK_U32 skip_mode : 1; 91 RK_U32 rlc_mode_e : 1; 92 RK_U32 dec_mode : 4; 93 } sw03; 94 struct { 95 RK_U32 pic_refer_flag : 1; 96 RK_U32 reverse0 : 10; 97 RK_U32 pic_mb_height_p : 8; 98 RK_U32 mb_width_off : 4; 99 RK_U32 pic_mb_width : 9; 100 } sw04; 101 union { 102 struct { 103 RK_U32 fieldpic_flag_e : 1; 104 RK_S32 reserve0 : 31; 105 }; 106 struct { 107 RK_U32 beta_offset : 5; 108 RK_U32 alpha_offset : 5; 109 RK_U32 reserve1 : 16; 110 RK_U32 strm_start_bit : 6; 111 }; 112 } sw05; 113 struct { 114 RK_U32 stream_len : 24; 115 RK_U32 stream_len_ext : 1; 116 RK_U32 init_qp : 6; 117 RK_U32 start_code_e : 1; 118 } sw06; 119 RK_U32 sw07_11[5]; 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