1bed42a5dSAndre Przywara /* 2bed42a5dSAndre Przywara * Copyright (c) 2017-2018, ARM Limited and Contributors. All rights reserved. 3bed42a5dSAndre Przywara * 4bed42a5dSAndre Przywara * SPDX-License-Identifier: BSD-3-Clause 5bed42a5dSAndre Przywara */ 6bed42a5dSAndre Przywara 7bed42a5dSAndre Przywara #ifndef __SUNXI_MMAP_H__ 8bed42a5dSAndre Przywara #define __SUNXI_MMAP_H__ 9bed42a5dSAndre Przywara 10bed42a5dSAndre Przywara /* Memory regions */ 11bed42a5dSAndre Przywara #define SUNXI_ROM_BASE 0x00000000 12bed42a5dSAndre Przywara #define SUNXI_ROM_SIZE 0x00010000 13bed42a5dSAndre Przywara #define SUNXI_SRAM_BASE 0x00020000 14bed42a5dSAndre Przywara #define SUNXI_SRAM_SIZE 0x00098000 15bed42a5dSAndre Przywara #define SUNXI_SRAM_A1_BASE 0x00020000 16bed42a5dSAndre Przywara #define SUNXI_SRAM_A1_SIZE 0x00008000 17bed42a5dSAndre Przywara #define SUNXI_SRAM_A2_BASE 0x00104000 18bed42a5dSAndre Przywara #define SUNXI_SRAM_A2_SIZE 0x00014000 19bed42a5dSAndre Przywara #define SUNXI_SRAM_C_BASE 0x00028000 20bed42a5dSAndre Przywara #define SUNXI_SRAM_C_SIZE 0x0001e000 21bed42a5dSAndre Przywara #define SUNXI_DEV_BASE 0x01000000 22bed42a5dSAndre Przywara #define SUNXI_DEV_SIZE 0x09000000 23bed42a5dSAndre Przywara #define SUNXI_DRAM_BASE 0x40000000 24*c3af6b00SAndre Przywara #define SUNXI_DRAM_VIRT_BASE 0x0a000000 25bed42a5dSAndre Przywara 26bed42a5dSAndre Przywara /* Memory-mapped devices */ 27bed42a5dSAndre Przywara #define SUNXI_SYSCON_BASE 0x03000000 28bed42a5dSAndre Przywara #define SUNXI_CPUCFG_BASE 0x09010000 29bed42a5dSAndre Przywara #define SUNXI_SID_BASE 0x03006000 30bed42a5dSAndre Przywara #define SUNXI_DMA_BASE 0x03002000 31bed42a5dSAndre Przywara #define SUNXI_MSGBOX_BASE 0x03003000 32bed42a5dSAndre Przywara #define SUNXI_CCU_BASE 0x03010000 33bed42a5dSAndre Przywara #define SUNXI_CCU_SEC_SWITCH_REG (SUNXI_CCU_BASE + 0xf00) 34bed42a5dSAndre Przywara #define SUNXI_PIO_BASE 0x030b0000 35bed42a5dSAndre Przywara #define SUNXI_TIMER_BASE 0x03009000 36bed42a5dSAndre Przywara #define SUNXI_WDOG_BASE 0x030090a0 37bed42a5dSAndre Przywara #define SUNXI_THS_BASE 0x05070400 38bed42a5dSAndre Przywara #define SUNXI_UART0_BASE 0x05000000 39bed42a5dSAndre Przywara #define SUNXI_UART1_BASE 0x05000400 40bed42a5dSAndre Przywara #define SUNXI_UART2_BASE 0x05000800 41bed42a5dSAndre Przywara #define SUNXI_UART3_BASE 0x05000c00 42bed42a5dSAndre Przywara #define SUNXI_I2C0_BASE 0x05002000 43bed42a5dSAndre Przywara #define SUNXI_I2C1_BASE 0x05002400 44bed42a5dSAndre Przywara #define SUNXI_I2C2_BASE 0x05002800 45bed42a5dSAndre Przywara #define SUNXI_I2C3_BASE 0x05002c00 46bed42a5dSAndre Przywara #define SUNXI_SPI0_BASE 0x05010000 47bed42a5dSAndre Przywara #define SUNXI_SPI1_BASE 0x05011000 48bed42a5dSAndre Przywara #define SUNXI_SCU_BASE 0x03020000 49bed42a5dSAndre Przywara #define SUNXI_GICD_BASE 0x03021000 50bed42a5dSAndre Przywara #define SUNXI_GICC_BASE 0x03022000 51bed42a5dSAndre Przywara #define SUNXI_R_TIMER_BASE 0x07020000 52bed42a5dSAndre Przywara #define SUNXI_R_INTC_BASE 0x07021000 53bed42a5dSAndre Przywara #define SUNXI_R_WDOG_BASE 0x07020400 54bed42a5dSAndre Przywara #define SUNXI_R_PRCM_BASE 0x07010000 55bed42a5dSAndre Przywara #define SUNXI_R_TWD_BASE 0x07020800 56bed42a5dSAndre Przywara #define SUNXI_R_CPUCFG_BASE 0x07000400 57bed42a5dSAndre Przywara #define SUNXI_R_I2C_BASE 0x07081400 58bed42a5dSAndre Przywara #define SUNXI_R_UART_BASE 0x07080000 59bed42a5dSAndre Przywara #define SUNXI_R_PIO_BASE 0x07022000 60bed42a5dSAndre Przywara 61bed42a5dSAndre Przywara #endif /* __SUNXI_MMAP_H__ */ 62