1*bed42a5dSAndre Przywara /* 2*bed42a5dSAndre Przywara * Copyright (c) 2017-2018, ARM Limited and Contributors. All rights reserved. 3*bed42a5dSAndre Przywara * 4*bed42a5dSAndre Przywara * SPDX-License-Identifier: BSD-3-Clause 5*bed42a5dSAndre Przywara */ 6*bed42a5dSAndre Przywara 7*bed42a5dSAndre Przywara #ifndef __SUNXI_MMAP_H__ 8*bed42a5dSAndre Przywara #define __SUNXI_MMAP_H__ 9*bed42a5dSAndre Przywara 10*bed42a5dSAndre Przywara /* Memory regions */ 11*bed42a5dSAndre Przywara #define SUNXI_ROM_BASE 0x00000000 12*bed42a5dSAndre Przywara #define SUNXI_ROM_SIZE 0x00010000 13*bed42a5dSAndre Przywara #define SUNXI_SRAM_BASE 0x00020000 14*bed42a5dSAndre Przywara #define SUNXI_SRAM_SIZE 0x00098000 15*bed42a5dSAndre Przywara #define SUNXI_SRAM_A1_BASE 0x00020000 16*bed42a5dSAndre Przywara #define SUNXI_SRAM_A1_SIZE 0x00008000 17*bed42a5dSAndre Przywara #define SUNXI_SRAM_A2_BASE 0x00104000 18*bed42a5dSAndre Przywara #define SUNXI_SRAM_A2_SIZE 0x00014000 19*bed42a5dSAndre Przywara #define SUNXI_SRAM_C_BASE 0x00028000 20*bed42a5dSAndre Przywara #define SUNXI_SRAM_C_SIZE 0x0001e000 21*bed42a5dSAndre Przywara #define SUNXI_DEV_BASE 0x01000000 22*bed42a5dSAndre Przywara #define SUNXI_DEV_SIZE 0x09000000 23*bed42a5dSAndre Przywara #define SUNXI_DRAM_BASE 0x40000000 24*bed42a5dSAndre Przywara #define SUNXI_DRAM_SIZE 0xc0000000 25*bed42a5dSAndre Przywara 26*bed42a5dSAndre Przywara /* Memory-mapped devices */ 27*bed42a5dSAndre Przywara #define SUNXI_SYSCON_BASE 0x03000000 28*bed42a5dSAndre Przywara #define SUNXI_CPUCFG_BASE 0x09010000 29*bed42a5dSAndre Przywara #define SUNXI_SID_BASE 0x03006000 30*bed42a5dSAndre Przywara #define SUNXI_DMA_BASE 0x03002000 31*bed42a5dSAndre Przywara #define SUNXI_MSGBOX_BASE 0x03003000 32*bed42a5dSAndre Przywara #define SUNXI_CCU_BASE 0x03010000 33*bed42a5dSAndre Przywara #define SUNXI_CCU_SEC_SWITCH_REG (SUNXI_CCU_BASE + 0xf00) 34*bed42a5dSAndre Przywara #define SUNXI_PIO_BASE 0x030b0000 35*bed42a5dSAndre Przywara #define SUNXI_TIMER_BASE 0x03009000 36*bed42a5dSAndre Przywara #define SUNXI_WDOG_BASE 0x030090a0 37*bed42a5dSAndre Przywara #define SUNXI_THS_BASE 0x05070400 38*bed42a5dSAndre Przywara #define SUNXI_UART0_BASE 0x05000000 39*bed42a5dSAndre Przywara #define SUNXI_UART1_BASE 0x05000400 40*bed42a5dSAndre Przywara #define SUNXI_UART2_BASE 0x05000800 41*bed42a5dSAndre Przywara #define SUNXI_UART3_BASE 0x05000c00 42*bed42a5dSAndre Przywara #define SUNXI_I2C0_BASE 0x05002000 43*bed42a5dSAndre Przywara #define SUNXI_I2C1_BASE 0x05002400 44*bed42a5dSAndre Przywara #define SUNXI_I2C2_BASE 0x05002800 45*bed42a5dSAndre Przywara #define SUNXI_I2C3_BASE 0x05002c00 46*bed42a5dSAndre Przywara #define SUNXI_SPI0_BASE 0x05010000 47*bed42a5dSAndre Przywara #define SUNXI_SPI1_BASE 0x05011000 48*bed42a5dSAndre Przywara #define SUNXI_SCU_BASE 0x03020000 49*bed42a5dSAndre Przywara #define SUNXI_GICD_BASE 0x03021000 50*bed42a5dSAndre Przywara #define SUNXI_GICC_BASE 0x03022000 51*bed42a5dSAndre Przywara #define SUNXI_R_TIMER_BASE 0x07020000 52*bed42a5dSAndre Przywara #define SUNXI_R_INTC_BASE 0x07021000 53*bed42a5dSAndre Przywara #define SUNXI_R_WDOG_BASE 0x07020400 54*bed42a5dSAndre Przywara #define SUNXI_R_PRCM_BASE 0x07010000 55*bed42a5dSAndre Przywara #define SUNXI_R_TWD_BASE 0x07020800 56*bed42a5dSAndre Przywara #define SUNXI_R_CPUCFG_BASE 0x07000400 57*bed42a5dSAndre Przywara #define SUNXI_R_I2C_BASE 0x07081400 58*bed42a5dSAndre Przywara #define SUNXI_R_UART_BASE 0x07080000 59*bed42a5dSAndre Przywara #define SUNXI_R_PIO_BASE 0x07022000 60*bed42a5dSAndre Przywara 61*bed42a5dSAndre Przywara #endif /* __SUNXI_MMAP_H__ */ 62