15e0be8c0SYann Gautier /* 25e0be8c0SYann Gautier * Copyright (c) 2024, STMicroelectronics - All Rights Reserved 35e0be8c0SYann Gautier * 45e0be8c0SYann Gautier * SPDX-License-Identifier: BSD-3-Clause 55e0be8c0SYann Gautier */ 65e0be8c0SYann Gautier 75e0be8c0SYann Gautier #ifndef STM32MP2_DDR_HELPERS_H 85e0be8c0SYann Gautier #define STM32MP2_DDR_HELPERS_H 95e0be8c0SYann Gautier 10*79629b1aSNicolas Le Bayon #include <stdbool.h> 11*79629b1aSNicolas Le Bayon #include <stdint.h> 12*79629b1aSNicolas Le Bayon 13*79629b1aSNicolas Le Bayon #include <drivers/st/stm32mp2_ddr_regs.h> 14*79629b1aSNicolas Le Bayon 15*79629b1aSNicolas Le Bayon enum stm32mp2_ddr_sr_mode { 16*79629b1aSNicolas Le Bayon DDR_SR_MODE_INVALID = 0, 17*79629b1aSNicolas Le Bayon DDR_SSR_MODE, 18*79629b1aSNicolas Le Bayon DDR_HSR_MODE, 19*79629b1aSNicolas Le Bayon DDR_ASR_MODE, 20*79629b1aSNicolas Le Bayon }; 21*79629b1aSNicolas Le Bayon 22*79629b1aSNicolas Le Bayon void ddr_activate_controller(struct stm32mp_ddrctl *ctl, bool sr_entry); 23*79629b1aSNicolas Le Bayon void ddr_wait_lp3_mode(bool state); 24*79629b1aSNicolas Le Bayon int ddr_sr_exit_loop(void); 25*79629b1aSNicolas Le Bayon uint32_t ddr_get_io_calibration_val(void); 26*79629b1aSNicolas Le Bayon int ddr_sr_entry(bool standby); 27*79629b1aSNicolas Le Bayon int ddr_sr_exit(void); 28*79629b1aSNicolas Le Bayon enum stm32mp2_ddr_sr_mode ddr_read_sr_mode(void); 29*79629b1aSNicolas Le Bayon void ddr_set_sr_mode(enum stm32mp2_ddr_sr_mode mode); 30*79629b1aSNicolas Le Bayon void ddr_save_sr_mode(void); 31*79629b1aSNicolas Le Bayon void ddr_restore_sr_mode(void); 325e0be8c0SYann Gautier void ddr_sub_system_clk_init(void); 33*79629b1aSNicolas Le Bayon void ddr_sub_system_clk_off(void); 345e0be8c0SYann Gautier 355e0be8c0SYann Gautier #endif /* STM32MP2_DDR_HELPERS_H */ 36