15e0be8c0SYann Gautier /* 2*fd5e5e7bSNicolas Le Bayon * Copyright (c) 2024-2025, STMicroelectronics - All Rights Reserved 35e0be8c0SYann Gautier * 45e0be8c0SYann Gautier * SPDX-License-Identifier: BSD-3-Clause 55e0be8c0SYann Gautier */ 65e0be8c0SYann Gautier 75e0be8c0SYann Gautier #ifndef STM32MP2_DDR_HELPERS_H 85e0be8c0SYann Gautier #define STM32MP2_DDR_HELPERS_H 95e0be8c0SYann Gautier 1079629b1aSNicolas Le Bayon #include <stdbool.h> 1179629b1aSNicolas Le Bayon #include <stdint.h> 1279629b1aSNicolas Le Bayon 1379629b1aSNicolas Le Bayon #include <drivers/st/stm32mp2_ddr_regs.h> 1479629b1aSNicolas Le Bayon 1579629b1aSNicolas Le Bayon enum stm32mp2_ddr_sr_mode { 1679629b1aSNicolas Le Bayon DDR_SR_MODE_INVALID = 0, 1779629b1aSNicolas Le Bayon DDR_SSR_MODE, 1879629b1aSNicolas Le Bayon DDR_HSR_MODE, 1979629b1aSNicolas Le Bayon DDR_ASR_MODE, 2079629b1aSNicolas Le Bayon }; 2179629b1aSNicolas Le Bayon 2279629b1aSNicolas Le Bayon void ddr_activate_controller(struct stm32mp_ddrctl *ctl, bool sr_entry); 2379629b1aSNicolas Le Bayon void ddr_wait_lp3_mode(bool state); 2479629b1aSNicolas Le Bayon int ddr_sr_exit_loop(void); 2579629b1aSNicolas Le Bayon int ddr_sr_entry(bool standby); 2679629b1aSNicolas Le Bayon int ddr_sr_exit(void); 2779629b1aSNicolas Le Bayon enum stm32mp2_ddr_sr_mode ddr_read_sr_mode(void); 2879629b1aSNicolas Le Bayon void ddr_set_sr_mode(enum stm32mp2_ddr_sr_mode mode); 2979629b1aSNicolas Le Bayon void ddr_save_sr_mode(void); 3079629b1aSNicolas Le Bayon void ddr_restore_sr_mode(void); 315e0be8c0SYann Gautier void ddr_sub_system_clk_init(void); 3279629b1aSNicolas Le Bayon void ddr_sub_system_clk_off(void); 335e0be8c0SYann Gautier 345e0be8c0SYann Gautier #endif /* STM32MP2_DDR_HELPERS_H */ 35