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177 #define CQSPI_REG_IRQMASK 0x44 macro500 writel(CQSPI_IRQ_MASK_RD, reg_base + CQSPI_REG_IRQMASK); in cqspi_indirect_read_execute()555 writel(0, reg_base + CQSPI_REG_IRQMASK); in cqspi_indirect_read_execute()564 writel(0, reg_base + CQSPI_REG_IRQMASK); in cqspi_indirect_read_execute()609 writel(CQSPI_IRQ_MASK_WR, reg_base + CQSPI_REG_IRQMASK); in cqspi_indirect_write_execute()665 writel(0, reg_base + CQSPI_REG_IRQMASK); in cqspi_indirect_write_execute()676 writel(0, reg_base + CQSPI_REG_IRQMASK); in cqspi_indirect_write_execute()1088 writel(0, cqspi->iobase + CQSPI_REG_IRQMASK); in cqspi_controller_init()
116 #define CQSPI_REG_IRQMASK 0x44 macro398 writel(0, plat->regbase + CQSPI_REG_IRQMASK); in cadence_qspi_apb_controller_init()