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138 writel(RKEP_BAR0_ADDR, base + PCIE_ATU_CPU_ADDR_LOW); in pcie_inbound_config()
139 writel(0, base + PCIE_ATU_CPU_ADDR_HIGH); in pcie_inbound_config()
140 writel(0, base + PCIE_ATU_UNR_REGION_CTRL1); in pcie_inbound_config()
142 writel(PCIE_ATU_ENABLE | PCIE_ATU_BAR_MODE_ENABLE | (0 << 8), in pcie_inbound_config()
153 writel(RKEP_BAR2_ADDR, base + PCIE_ATU_CPU_ADDR_LOW + 0x200); in pcie_inbound_config()
154 writel(0, base + PCIE_ATU_CPU_ADDR_HIGH + 0x200); in pcie_inbound_config()
155 writel(0, base + PCIE_ATU_UNR_REGION_CTRL1 + 0x200); in pcie_inbound_config()
156 writel(PCIE_ATU_ENABLE | PCIE_ATU_BAR_MODE_ENABLE | (2 << 8), in pcie_inbound_config()
177 writel(0, dbi_base + reg + 0x100000 + 4); in rockchip_pcie_ep_set_bar_flag()
179 writel(flags, dbi_base + reg); in rockchip_pcie_ep_set_bar_flag()
181 writel(0, dbi_base + reg + 4); in rockchip_pcie_ep_set_bar_flag()
191 writel(0, dbi_base + 0x10); in pcie_bar_init()
192 writel(0, dbi_base + 0x14); in pcie_bar_init()
193 writel(0, dbi_base + 0x18); in pcie_bar_init()
194 writel(0, dbi_base + 0x1c); in pcie_bar_init()
195 writel(0, dbi_base + 0x20); in pcie_bar_init()
196 writel(0, dbi_base + 0x24); in pcie_bar_init()
201 writel(val, dbi_base + 0x7c); in pcie_bar_init()
205 writel(0x40, resbar_base + 0x4); in pcie_bar_init()
206 writel(0x2c0, resbar_base + 0x8); in pcie_bar_init()
208 writel(0x400, resbar_base + 0x14); in pcie_bar_init()
209 writel(0x6c0, resbar_base + 0x18); in pcie_bar_init()
211 writel(0x10, resbar_base + 0x24); in pcie_bar_init()
212 writel(0xc0, resbar_base + 0x28); in pcie_bar_init()
220 writel(0x0, dbi_base + 0x100000 + 0x14); in pcie_bar_init()
224 writel(0x0, dbi_base + 0x100000 + 0x24); in pcie_bar_init()
226 writel(0x0, dbi_base + 0x100000 + 0x30); in pcie_bar_init()
254 writel(ctrl2 | link_speed, dbi_base + offset + PCI_EXP_LNKCTL2); in pcie_link_set_max_speed()
255 writel(cap | link_speed, dbi_base + offset + PCI_EXP_LNKCAP); in pcie_link_set_max_speed()
279 writel(val, dbi_base + PCIE_PORT_LINK_CONTROL); in pcie_link_set_lanes()
298 writel(val, dbi_base + PCIE_LINK_WIDTH_SPEED_CONTROL); in pcie_link_set_lanes()
375 writel(0xf << 16, BUS_IOC_GPIO3D_IOMUX_SEL_H); in pcie_board_init()
376 writel(0x10001000, GPIO3_SWPORT_DDR_H); in pcie_board_init()
377 writel(0x10001000, GPIO3_SWPORT_DR_H); in pcie_board_init()
425 writel(0xFFDF, CRU_BASE_ADDR + CRU_GLB_RST_CON_OFFSET); in pcie_first_reset()
426 writel(0xffffffff, PMU1_GRF_BASE + 0x4); // reset width in pcie_first_reset()
427 writel(0x30003000, PMU1_GRF_BASE + 0x1c); // pmu1_grf pmu1_ioc hiold in pcie_first_reset()
428 writel(0x00f00020, PMU1_IOC_BASE + 0x0); //select tsad_shut_m0 iomux in pcie_first_reset()
429 writel(0xFDB9, CRU_BASE_ADDR + CRU_GLB_SRST_FST_VALUE_OFFSET); in pcie_first_reset()
441 writel(0x1 << 23 | 0x1 << 21, PMU_PWR_GATE_SFTCON1); in pcie_cru_init()
445 writel((0x7 << 16) | PHY_MODE_PCIE, RK3588_PCIE3PHY_GRF_CMN_CON0); in pcie_cru_init()
448 writel(0xFFFC0000, CRU_SOFTRST_CON33); in pcie_cru_init()
449 writel(0xffff0000, CRU_SOFTRST_CON34); in pcie_cru_init()
450 writel(0xffff0000, CRU_GATE_CON32); in pcie_cru_init()
451 writel(0xffff0000, CRU_GATE_CON33); in pcie_cru_init()
452 writel(0xffff0000, CRU_GATE_CON34); in pcie_cru_init()
453 writel(0xffff0000, CRU_GATE_CON38); in pcie_cru_init()
454 writel(0xffff0000, CRU_GATE_CON39); in pcie_cru_init()
456 writel((0x1 << 24), PHPTOPCRU_SOFTRST_CON00); in pcie_cru_init()
457 writel(0xffff0000, PHPTOPCRU_GATE_CON00); in pcie_cru_init()
460 writel((0x1 << 10) | (0x1 << 26), PHPTOPCRU_SOFTRST_CON00); in pcie_cru_init()
465 writel(0x000f0000, CRU_PHYREF_ALT_GATE_CON); in pcie_cru_init()
468 writel(0x0 | (0x1 << 18), PCIE3PHY_GRF_PHY0_CON6); in pcie_cru_init()
469 writel(0x0 | (0x1 << 18), PCIE3PHY_GRF_PHY1_CON6); in pcie_cru_init()
472 writel((0x0) | (0x1 << 23), PCIE3PHY_GRF_PHY0_LN0_CON1); in pcie_cru_init()
474 writel((0x0) | (0x1 << 23), PCIE3PHY_GRF_PHY0_LN1_CON1); in pcie_cru_init()
476 writel((0x0) | (0x1 << 23), PCIE3PHY_GRF_PHY1_LN0_CON1); in pcie_cru_init()
478 writel((0x0) | (0x1 << 23), PCIE3PHY_GRF_PHY1_LN1_CON1); in pcie_cru_init()
484 writel((0x1 << 8) | (0x1 << 24), RK3588_PCIE3PHY_GRF_CMN_CON0); in pcie_cru_init()
487 writel((0x1 << 26), PHPTOPCRU_SOFTRST_CON00); in pcie_cru_init()
491 writel(0x20000000, CRU_SOFTRST_CON32); in pcie_cru_init()
528 writel(0xffff0000, FIREWALL_PCIE_MASTER_SEC); in pcie_firewall_init()
529 writel(0x03000000, FIREWALL_PCIE_ACCESS); in pcie_firewall_init()
571 writel(0x00040004, CRU_BASE + 0x104); in pcie_first_reset()
572 writel(0x00700010, CRU_BASE); in pcie_first_reset()
573 writel(0x00100010, SYS_GRF_BASE + 0x508); in pcie_first_reset()
574 writel(0xFDB9, CRU_BASE + CRU_GLB_SRST_FST_OFFSET); in pcie_first_reset()
587 writel(0xffff0000, PMUCRU_PMUGATE_CON02); in pcie_cru_init()
588 writel(0xffff0000, CRU_GATE_CON12); in pcie_cru_init()
589 writel(0xffff0000, CRU_GATE_CON13); in pcie_cru_init()
590 writel(0xffff0000, CRU_GATE_CON33); in pcie_cru_init()
591 writel(0xffff0000, CRU_SOFTRST_CON27); in pcie_cru_init()
593 writel(0x40004000, CRU_SOFTRST_CON27); in pcie_cru_init()
594 writel(0x80008000, PCIE30_PHY_GRF + GRF_PCIE30PHY_RK3568_CON9); in pcie_cru_init()
596 writel((0x1 << 15) | (0x1 << 31), in pcie_cru_init()
601 writel(0x0 | (0x1 << 31), PCIE30_PHY_GRF + GRF_PCIE30PHY_RK3568_CON3); in pcie_cru_init()
604 writel((0x0) | (0x1 << 25), PCIE30_PHY_GRF + GRF_PCIE30PHY_RK3568_CON5); in pcie_cru_init()
606 writel((0x0) | (0x1 << 25), PCIE30_PHY_GRF + GRF_PCIE30PHY_RK3568_CON6); in pcie_cru_init()
609 writel((0x0 << 14) | (0x1 << (14 + 16)), in pcie_cru_init()
611 writel((0x0 << 13) | (0x1 << (13 + 16)), in pcie_cru_init()
614 writel(0x40000000, CRU_SOFTRST_CON27); in pcie_cru_init()
625 writel((0x3 << 8) | (0x3 << (8 + 16)), in pcie_cru_init()
628 writel(phy_fw[i], mmio + (i << 2)); in pcie_cru_init()
631 writel((0x0 << 8) | (0x3 << (8 + 16)), in pcie_cru_init()
633 writel((0x1 << 14) | (0x1 << (14 + 16)), in pcie_cru_init()
636 writel(0xffff0000, CRU_SOFTRST_CON12); in pcie_cru_init()
637 writel(0x100010, PCIE_SNPS_APB_BASE + 0x180); in pcie_cru_init()
687 writel(0x120012, apb_base + 0x180); in pcie_ep_init()
690 writel(0x04000000, apb_base + 0x18); in pcie_ep_init()
695 writel(val, dbi_base + 0x8bc); in pcie_ep_init()
702 writel(0x1d87, dbi_base + 0x00); in pcie_ep_init()
703 writel(0x356a, dbi_base + 0x02); in pcie_ep_init()
705 writel(0x1200, dbi_base + 0x0a); in pcie_ep_init()
716 writel(0xf00000, apb_base); in pcie_ep_init()
726 writel(0x80008, apb_base + 0x180); in pcie_ep_init()
728 writel(0xc000c, apb_base); in pcie_ep_init()
754 writel(0x4, apb_base + 0x10); in pcie_ep_init()
767 writel(0x4, apb_base + 0x10); in pcie_ep_init()
784 writel(0x1 << 23 | 0x1 << 21, PMU_PWR_GATE_SFTCON1); in rockchip_pcie_ep_init()