169 static int rockchip_pcie_ep_set_bar_flag(void *dbi_base, u32 barno, int flags)  in rockchip_pcie_ep_set_bar_flag()  argument
177 		writel(0, dbi_base + reg + 0x100000 + 4);  in rockchip_pcie_ep_set_bar_flag()
179 	writel(flags, dbi_base + reg);  in rockchip_pcie_ep_set_bar_flag()
181 		writel(0, dbi_base + reg + 4);  in rockchip_pcie_ep_set_bar_flag()
186 static void pcie_bar_init(void *dbi_base)  in pcie_bar_init()  argument
191 	writel(0, dbi_base + 0x10);  in pcie_bar_init()
192 	writel(0, dbi_base + 0x14);  in pcie_bar_init()
193 	writel(0, dbi_base + 0x18);  in pcie_bar_init()
194 	writel(0, dbi_base + 0x1c);  in pcie_bar_init()
195 	writel(0, dbi_base + 0x20);  in pcie_bar_init()
196 	writel(0, dbi_base + 0x24);  in pcie_bar_init()
199 	val = readl(dbi_base + 0x7c);  in pcie_bar_init()
201 	writel(val, dbi_base + 0x7c);  in pcie_bar_init()
204 	resbar_base = dbi_base + PCI_RESBAR;  in pcie_bar_init()
214 	rockchip_pcie_ep_set_bar_flag(dbi_base, 0, PCI_BASE_ADDRESS_MEM_TYPE_32);  in pcie_bar_init()
215 	rockchip_pcie_ep_set_bar_flag(dbi_base, 2,  in pcie_bar_init()
217 	rockchip_pcie_ep_set_bar_flag(dbi_base, 4, PCI_BASE_ADDRESS_MEM_TYPE_32);  in pcie_bar_init()
220 	writel(0x0, dbi_base + 0x100000 + 0x14);  in pcie_bar_init()
224 	writel(0x0, dbi_base + 0x100000 + 0x24);  in pcie_bar_init()
226 	writel(0x0, dbi_base + 0x100000 + 0x30);  in pcie_bar_init()
242 static void pcie_link_set_max_speed(void *dbi_base, u32 link_gen)  in pcie_link_set_max_speed()  argument
247 	cap = readl(dbi_base + offset + PCI_EXP_LNKCAP);  in pcie_link_set_max_speed()
248 	ctrl2 = readl(dbi_base + offset + PCI_EXP_LNKCTL2);  in pcie_link_set_max_speed()
254 	writel(ctrl2 | link_speed, dbi_base + offset + PCI_EXP_LNKCTL2);  in pcie_link_set_max_speed()
255 	writel(cap | link_speed, dbi_base + offset + PCI_EXP_LNKCAP);  in pcie_link_set_max_speed()
258 static void pcie_link_set_lanes(void *dbi_base, u32 lanes)  in pcie_link_set_lanes()  argument
263 	val = readl(dbi_base + PCIE_PORT_LINK_CONTROL);  in pcie_link_set_lanes()
279 	writel(val, dbi_base + PCIE_PORT_LINK_CONTROL);  in pcie_link_set_lanes()
282 	val = readl(dbi_base + PCIE_LINK_WIDTH_SPEED_CONTROL);  in pcie_link_set_lanes()
298 	writel(val, dbi_base + PCIE_LINK_WIDTH_SPEED_CONTROL);  in pcie_link_set_lanes()
673 	void *dbi_base = (void *)PCIE_SNPS_DBI_BASE;  in pcie_ep_init()  local
693 	val = readl((dbi_base + 0x8bc));  in pcie_ep_init()
695 	writel(val, dbi_base + 0x8bc);  in pcie_ep_init()
698 	pcie_bar_init(dbi_base);  in pcie_ep_init()
702 	writel(0x1d87, dbi_base + 0x00);  in pcie_ep_init()
703 	writel(0x356a, dbi_base + 0x02);  in pcie_ep_init()
705 	writel(0x1200, dbi_base + 0x0a);  in pcie_ep_init()
707 	pcie_link_set_max_speed(dbi_base, PCI_EXP_LNKCTL2_TLS_8_0GT);  in pcie_ep_init()
710 	pcie_link_set_lanes(dbi_base, 4);  in pcie_ep_init()
712 	pcie_link_set_lanes(dbi_base, 2);  in pcie_ep_init()