Lines Matching refs:AIPS0_BASE_ADDR
15 #define AIPS0_BASE_ADDR 0x40000000 macro
19 #define MSCM_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001000)
20 #define MSCM_IR_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001800)
21 #define CA5SCU_BASE_ADDR (AIPS0_BASE_ADDR + 0x00002000)
22 #define CA5_INTD_BASE_ADDR (AIPS0_BASE_ADDR + 0x00003000)
23 #define CA5_L2C_BASE_ADDR (AIPS0_BASE_ADDR + 0x00006000)
24 #define NIC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00008000)
25 #define NIC1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00009000)
26 #define NIC2_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000A000)
27 #define NIC3_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000B000)
28 #define NIC4_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000C000)
29 #define NIC5_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000D000)
30 #define NIC6_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000E000)
31 #define NIC7_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000F000)
32 #define AHBTZASC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00010000)
33 #define TZASC_SYS0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00011000)
34 #define TZASC_SYS1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00012000)
35 #define TZASC_GFX_BASE_ADDR (AIPS0_BASE_ADDR + 0x00013000)
36 #define TZASC_DDR0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00014000)
37 #define TZASC_DDR1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00015000)
38 #define CSU_BASE_ADDR (AIPS0_BASE_ADDR + 0x00017000)
39 #define DMA0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00018000)
40 #define DMA0_TCD_BASE_ADDR (AIPS0_BASE_ADDR + 0x00019000)
41 #define SEMA4_BASE_ADDR (AIPS0_BASE_ADDR + 0x0001D000)
42 #define FB_BASE_ADDR (AIPS0_BASE_ADDR + 0x0001E000)
43 #define DMA_MUX0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00024000)
44 #define UART0_BASE (AIPS0_BASE_ADDR + 0x00027000)
45 #define UART1_BASE (AIPS0_BASE_ADDR + 0x00028000)
46 #define UART2_BASE (AIPS0_BASE_ADDR + 0x00029000)
47 #define UART3_BASE (AIPS0_BASE_ADDR + 0x0002A000)
48 #define SPI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0002C000)
49 #define SPI1_BASE_ADDR (AIPS0_BASE_ADDR + 0x0002D000)
50 #define SAI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0002F000)
51 #define SAI1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00030000)
52 #define SAI2_BASE_ADDR (AIPS0_BASE_ADDR + 0x00031000)
53 #define SAI3_BASE_ADDR (AIPS0_BASE_ADDR + 0x00032000)
54 #define CRC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00033000)
55 #define USBC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00034000)
56 #define PDB_BASE_ADDR (AIPS0_BASE_ADDR + 0x00036000)
57 #define PIT_BASE_ADDR (AIPS0_BASE_ADDR + 0x00037000)
58 #define FTM0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00038000)
59 #define FTM1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00039000)
60 #define ADC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003B000)
61 #define TCON0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003D000)
62 #define WDOG1_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003E000)
63 #define LPTMR_BASE_ADDR (AIPS0_BASE_ADDR + 0x00040000)
64 #define RLE_BASE_ADDR (AIPS0_BASE_ADDR + 0x00042000)
65 #define MLB_BASE_ADDR (AIPS0_BASE_ADDR + 0x00043000)
66 #define QSPI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00044000)
67 #define IOMUXC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00048000)
68 #define ANADIG_BASE_ADDR (AIPS0_BASE_ADDR + 0x00050000)
69 #define USB_PHY0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00050800)
70 #define USB_PHY1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00050C00)
71 #define SCSC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00052000)
72 #define DCU0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00058000)
73 #define ASRC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00060000)
74 #define SPDIF_BASE_ADDR (AIPS0_BASE_ADDR + 0x00061000)
75 #define ESAI_BASE_ADDR (AIPS0_BASE_ADDR + 0x00062000)
76 #define ESAI_FIFO_BASE_ADDR (AIPS0_BASE_ADDR + 0x00063000)
77 #define WDOG_BASE_ADDR (AIPS0_BASE_ADDR + 0x00065000)
78 #define I2C1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00066000)
79 #define I2C2_BASE_ADDR (AIPS0_BASE_ADDR + 0x00067000)
80 #define I2C3_BASE_ADDR (AIPS0_BASE_ADDR + 0x000E6000)
81 #define I2C4_BASE_ADDR (AIPS0_BASE_ADDR + 0x000E7000)
82 #define WKUP_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006A000)
83 #define CCM_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006B000)
84 #define GPC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006C000)
85 #define VREG_DIG_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006D000)
86 #define SRC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006E000)
87 #define CMU_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006F000)
88 #define GPIO0_BASE_ADDR (AIPS0_BASE_ADDR + 0x000FF000)
89 #define GPIO1_BASE_ADDR (AIPS0_BASE_ADDR + 0x000FF040)
90 #define GPIO2_BASE_ADDR (AIPS0_BASE_ADDR + 0x000FF080)
91 #define GPIO3_BASE_ADDR (AIPS0_BASE_ADDR + 0x000FF0C0)
92 #define GPIO4_BASE_ADDR (AIPS0_BASE_ADDR + 0x000FF100)