30 #define UART_INFO_ID(n)			(((n) >> 28) & 0xf)  argument
31 #define UART_INFO_IOMUX(n)		(((n) >> 24) & 0xf)  argument
32 #define UART_INFO_BAUD(n)		((n) & 0xffffff)  argument
35 #define STANDBY_IDLE(n)			((n) & 0xffff)  argument
37 #define SR_INFO(n)			(((n) >> 16) & 0xffff)  argument
38 #define PD_INFO(n)			((n) & 0xffff)  argument
40 #define FIRST_SCAN_CH(n)		(((n) >> 28) & 0xf)  argument
41 #define CHANNEL_MASK(n)			(((n) >> 24) & 0xf)  argument
42 #define STRIDE_TYPE(n)			(((n) >> 16) & 0xff)  argument
44 #define DDR_2T_INFO(n)			((n) & 1)  argument
45 #define PLL_SSMOD_SPREAD(n)		(((n) >> 1) & 0xff)  argument
46 #define PLL_SSMOD_DIV(n)		(((n) >> 9) & 0xff)  argument
47 #define PLL_SSMOD_DOWNSPREAD(n)		(((n) >> 17) & 0x3)  argument
55 #define DRV_INFO_PHY_DQ_DRV(n)		((n) & 0xff)  argument
56 #define DRV_INFO_PHY_CA_DRV(n)		(((n) >> PHY_CA_DRV_SHIFT) & 0xff)  argument
57 #define DRV_INFO_PHY_CLK_DRV(n)		(((n) >> PHY_CLK_DRV_SHIFT) & 0xff)  argument
58 #define DRV_INFO_DRAM_DQ_DRV(n)		(((n) >> DRAM_DQ_DRV_SHIFT) & 0xff)  argument
65 #define ODT_INFO_DRAM_ODT(n)		(((n) >> DRAM_ODT_SHIFT) & 0xff)  argument
66 #define ODT_INFO_PHY_ODT(n)		(((n) >> PHY_ODT_SHIFT) & 0x3ff)  argument
67 #define ODT_INFO_PULLUP_EN(n)		(((n) >> PHY_ODT_PUUP_EN_SHIFT) & 1)  argument
68 #define ODT_INFO_PULLDOWN_EN(n)		(((n) >> PHY_ODT_PUDN_EN_SHIFT) & 1)  argument
73 #define DRAMODT_EN_FREQ(n)		(((n) >> DRAM_ODT_EN_FREQ_SHIFT) & \  argument
75 #define PHYODT_EN_FREQ(n)		(((n) >> PHY_ODT_EN_FREQ_SHIFT) & 0xfff)  argument
80 #define DQ_SR_INFO(n)			(((n) >> PHY_DQ_SR_SHIFT) & 0xff)  argument
81 #define CA_SR_INFO(n)			(((n) >> PHY_CA_SR_SHIFT) & 0xff)  argument
82 #define CLK_SR_INFO(n)			(((n) >> PHY_CLK_SR_SHIFT) & 0xff)  argument
90 #define ODT_INFO_LP4_CA_ODT(n)			(((n) >> LP4_CA_ODT_SHIFT) & \  argument
92 #define LP4_DRV_PU_CAL_ODTEN(n)		\  argument
93 	(((n) >> LP4_DRV_PU_CAL_ODTEN_SHIFT) & 1)
94 #define LP4_DRV_PU_CAL_ODTOFF(n)	\  argument
95 	(((n) >> LP4_DRV_PU_CAL_ODTOFF_SHIFT) & 1)
96 #define PHY_LP4_DRV_PULLDOWN_EN_ODTEN(n)	\  argument
97 	(((n) >> PHY_LP4_DRV_PULLDOWN_EN_ODTEN_SHIFT) & 1)
98 #define PHY_LP4_DRV_PULLDOWN_EN_ODTOFF(n)	\  argument
99 	(((n) >> PHY_LP4_DRV_PULLDOWN_EN_ODTOFF_SHIFT) & 1)
106 #define PHY_LP4_CS_DRV_ODTEN(n)		\  argument
107 	(((n) >> PHY_LP4_CS_DRV_ODTEN_SHIFT) & 0xff)
108 #define PHY_LP4_CS_DRV_ODTOFF(n)	\  argument
109 	(((n) >> PHY_LP4_CS_DRV_ODTOFF_SHIFT) & 0xff)
110 #define LP4_ODTE_CK_EN(n)		(((n) >> LP4_ODTE_CK_SHIFT) & 1)  argument
111 #define LP4_ODTE_CS_EN(n)		(((n) >> LP4_ODTE_CS_EN_SHIFT) & 1)  argument
112 #define LP4_ODTD_CA_EN(n)		(((n) >> LP4_ODTD_CA_EN_SHIFT) & 1)  argument
118 #define PHY_LP4_DQ_VREF(n)		\  argument
119 	(((n) >> PHY_LP4_DQ_VREF_SHIFT) & 0x3ff)
120 #define LP4_DQ_VREF(n)			(((n) >> LP4_DQ_VREF_SHIFT) & 0x3ff)  argument
121 #define LP4_CA_VREF(n)			(((n) >> LP4_CA_VREF_SHIFT) & 0x3ff)  argument
126 #define PHY_LP4_ODT_EN_FREQ(n)		\  argument
127 	(((n) >> PHY_LP4_ODT_EN_FREQ_SHIFT) & 0xfff)
128 #define LP4_DQ_ODT_EN_FREQ(n)		\  argument
129 	(((n) >> LP4_DQ_ODT_EN_FREQ_SHIFT) & 0xfff)
130 #define LP4_CA_ODT_EN_FREQ(n)		\  argument
131 	(((n) >> LP4_CA_ODT_EN_FREQ_SHIFT) & 0xfff)
316 #define SYS_REG_ENC_ROW_3_4(n, ch)	((n) << (30 + (ch)))  argument
317 #define SYS_REG_DEC_ROW_3_4(n, ch)	(((n) >> (30 + (ch))) & 0x1)  argument
319 #define SYS_REG_DEC_CHINFO(n, ch)	(((n) >> (28 + (ch))) & 0x1)  argument
320 #define SYS_REG_ENC_DDRTYPE(n)		((n) << 13)  argument
321 #define SYS_REG_DEC_DDRTYPE(n)		(((n) >> 13) & 0x7)  argument
322 #define SYS_REG_ENC_NUM_CH(n)		(((n) - 1) << 12)  argument
323 #define SYS_REG_DEC_NUM_CH(n)		(1 + (((n) >> 12) & 0x1))  argument
324 #define SYS_REG_ENC_RANK(n, ch)		(((n) - 1) << (11 + ((ch) * 16)))  argument
325 #define SYS_REG_DEC_RANK(n, ch)		(1 + (((n) >> (11 + 16 * (ch))) & 0x1))  argument
326 #define SYS_REG_ENC_COL(n, ch)		(((n) - 9) << (9 + ((ch) * 16)))  argument
327 #define SYS_REG_DEC_COL(n, ch)		(9 + (((n) >> (9 + 16 * (ch))) & 0x3))  argument
328 #define SYS_REG_ENC_BK(n, ch)		(((n) == 3 ? 0 : 1) << \  argument
330 #define SYS_REG_DEC_BK(n, ch)		(3 - (((n) >> (8 + 16 * (ch))) & 0x1))  argument
331 #define SYS_REG_ENC_BW(n, ch)		((2 >> (n)) << (2 + ((ch) * 16)))  argument
332 #define SYS_REG_DEC_BW(n, ch)		(2 >> (((n) >> (2 + 16 * (ch))) & 0x3))  argument
333 #define SYS_REG_ENC_DBW(n, ch)		((2 >> (n)) << (0 + ((ch) * 16)))  argument
334 #define SYS_REG_DEC_DBW(n, ch)		(2 >> (((n) >> (0 + 16 * (ch))) & 0x3))  argument
336 #define SYS_REG_ENC_VERSION(n)		((n) << 28)  argument
337 #define SYS_REG_DEC_VERSION(n)		(((n) >> 28) & 0xf)  argument
338 #define SYS_REG_ENC_CS0_ROW(n, os_reg2, os_reg3, ch) do { \  argument
341 			(os_reg2) |= (((n) - 13) & 0x3) << (6 + 16 * (ch)); \
342 			(os_reg3) |= ((((n) - 13) & 0x4) >> 2) << \
350 #define SYS_REG_ENC_CS1_ROW(n, os_reg2, os_reg3, ch) do { \  argument
353 			(os_reg2) |= (((n) - 13) & 0x3) << (4 + 16 * (ch)); \
354 			(os_reg3) |= ((((n) - 13) & 0x4) >> 2) << \
362 #define SYS_REG_ENC_CS1_COL(n, ch)	(((n) - 9) << (0 + 2 * (ch)))  argument
363 #define SYS_REG_DEC_CS1_COL(n, ch)	(9 + (((n) >> (0 + 2 * (ch))) & 0x3))  argument
371 #define SYS_REG_ENC_DDRTYPE_V3(n, reg2, reg3)	do { \  argument
374 		(reg2) |= (((n) & 0x7) << 13); \
375 		(reg3) |= (((n) >> 3) & 0x3) << 12; \
381 #define SYS_REG_ENC_NUM_CH_V3(n)		SYS_REG_ENC_NUM_CH(n)  argument
385 #define SYS_REG_ENC_CH0_2_RANK_V3(n, reg2, reg3)	do { \  argument
388 		(reg2) |= (((n) == 2) ? 1 : 0) << 11; \
389 		(reg3) |= (((n) == 4) ? 1 : 0) << 14; \
401 #define SYS_REG_ENC_VERSION_V3(n)		SYS_REG_ENC_VERSION(n)  argument
449 void sdram_copy_to_reg(u32 *dest, const u32 *src, u32 n);