Lines Matching refs:IO_PHYS
20 #define IO_PHYS (0x10000000) macro
26 #define MTK_DEV_RNG1_BASE (IO_PHYS)
29 #define TOPCKGEN_BASE (IO_PHYS)
34 #define AUDIO_BASE (IO_PHYS + 0x0a110000)
39 #define APUSYS_BASE (IO_PHYS + 0x09000000)
40 #define APU_MD32_SYSCTRL (IO_PHYS + 0x09001000)
41 #define APU_MD32_WDT (IO_PHYS + 0x09002000)
42 #define APU_LOGTOP (IO_PHYS + 0x09024000)
43 #define APUSYS_CTRL_DAPC_RCX_BASE (IO_PHYS + 0x09030000)
44 #define APU_REVISER (IO_PHYS + 0x0903C000)
45 #define APU_RCX_UPRV_TCU (IO_PHYS + 0x09060000)
46 #define APU_RCX_EXTM_TCU (IO_PHYS + 0x09061000)
47 #define APU_CMU_TOP (IO_PHYS + 0x09067000)
48 #define APUSYS_CE_BASE (IO_PHYS + 0x090B0000)
49 #define APU_ARE_REG_BASE (IO_PHYS + 0x090B0000)
50 #define APU_RCX_VCORE_CONFIG (IO_PHYS + 0x090E0000)
51 #define APU_AO_CTRL (IO_PHYS + 0x090F2000)
52 #define APU_SEC_CON (IO_PHYS + 0x090F5000)
53 #define APUSYS_CTRL_DAPC_AO_BASE (IO_PHYS + 0x090FC000)
70 #define SPM_BASE (IO_PHYS + 0x0C004000)
72 #define SPM_SRAM_BASE (IO_PHYS + 0x0C00C000)
74 #define SPM_PBUS_BASE (IO_PHYS + 0x0C00D000)
89 #define GPIO_BASE (IO_PHYS + 0x0002D000)
90 #define RGU_BASE (IO_PHYS + 0x0C010000)
91 #define DRM_BASE (IO_PHYS + 0x0000D000)
92 #define IOCFG_RT_BASE (IO_PHYS + 0x02000000)
93 #define IOCFG_RM1_BASE (IO_PHYS + 0x02020000)
94 #define IOCFG_RM2_BASE (IO_PHYS + 0x02040000)
95 #define IOCFG_RB_BASE (IO_PHYS + 0x02060000)
96 #define IOCFG_BM1_BASE (IO_PHYS + 0x02820000)
97 #define IOCFG_BM2_BASE (IO_PHYS + 0x02840000)
98 #define IOCFG_BM3_BASE (IO_PHYS + 0x02860000)
99 #define IOCFG_LT_BASE (IO_PHYS + 0x03000000)
100 #define IOCFG_LM1_BASE (IO_PHYS + 0x03020000)
101 #define IOCFG_LM2_BASE (IO_PHYS + 0x03040000)
102 #define IOCFG_LB1_BASE (IO_PHYS + 0x030f0000)
103 #define IOCFG_LB2_BASE (IO_PHYS + 0x03110000)
104 #define IOCFG_TM1_BASE (IO_PHYS + 0x03800000)
105 #define IOCFG_TM2_BASE (IO_PHYS + 0x03820000)
106 #define IOCFG_TM3_BASE (IO_PHYS + 0x03860000)
111 #define UART0_BASE (IO_PHYS + 0x06000000)
117 #define PMIF_SPMI_M_BASE (IO_PHYS + 0x0C01A000)
118 #define PMIF_SPMI_P_BASE (IO_PHYS + 0x0C018000)
124 #define SPMI_MST_M_BASE (IO_PHYS + 0x0C01C000)
125 #define SPMI_MST_P_BASE (IO_PHYS + 0x0C01C800)
131 #define INFRACFG_AO_BASE (IO_PHYS + 0x00001000)
132 #define INFRACFG_AO_MEM_BASE (IO_PHYS + 0x00404000)
133 #define PERICFG_AO_BASE (IO_PHYS + 0x06630000)
153 #define SYS_CIRQ_BASE (IO_PHYS + 0x1CB000)
162 #define SMI_LARB_0_BASE (IO_PHYS + 0x0c022000)
163 #define SMI_LARB_1_BASE (IO_PHYS + 0x0c023000)
164 #define SMI_LARB_2_BASE (IO_PHYS + 0x0c102000)
165 #define SMI_LARB_3_BASE (IO_PHYS + 0x0c103000)
166 #define SMI_LARB_4_BASE (IO_PHYS + 0x04013000)
167 #define SMI_LARB_5_BASE (IO_PHYS + 0x04f02000)
168 #define SMI_LARB_6_BASE (IO_PHYS + 0x04f03000)
169 #define SMI_LARB_7_BASE (IO_PHYS + 0x04e04000)
170 #define SMI_LARB_9_BASE (IO_PHYS + 0x05001000)
171 #define SMI_LARB_10_BASE (IO_PHYS + 0x05120000)
172 #define SMI_LARB_11A_BASE (IO_PHYS + 0x05230000)
173 #define SMI_LARB_11B_BASE (IO_PHYS + 0x05530000)
174 #define SMI_LARB_11C_BASE (IO_PHYS + 0x05630000)
175 #define SMI_LARB_12_BASE (IO_PHYS + 0x05340000)
176 #define SMI_LARB_13_BASE (IO_PHYS + 0x06001000)
177 #define SMI_LARB_14_BASE (IO_PHYS + 0x06002000)
178 #define SMI_LARB_15_BASE (IO_PHYS + 0x05140000)
179 #define SMI_LARB_16A_BASE (IO_PHYS + 0x06008000)
180 #define SMI_LARB_16B_BASE (IO_PHYS + 0x0600a000)
181 #define SMI_LARB_17A_BASE (IO_PHYS + 0x06009000)
182 #define SMI_LARB_17B_BASE (IO_PHYS + 0x0600b000)
183 #define SMI_LARB_19_BASE (IO_PHYS + 0x0a010000)
184 #define SMI_LARB_21_BASE (IO_PHYS + 0x0802e000)
185 #define SMI_LARB_23_BASE (IO_PHYS + 0x0800d000)
186 #define SMI_LARB_27_BASE (IO_PHYS + 0x07201000)
187 #define SMI_LARB_28_BASE (IO_PHYS + 0x00000000)
193 #define APMIXEDSYS (IO_PHYS + 0x0000C000)
198 #define VPPSYS0_BASE (IO_PHYS + 0x04000000)
199 #define VPPSYS1_BASE (IO_PHYS + 0x04f00000)
204 #define VDOSYS0_BASE (IO_PHYS + 0x0C01D000)
205 #define VDOSYS1_BASE (IO_PHYS + 0x0C100000)
210 #define EDP_SEC_BASE (IO_PHYS + 0x2EC54000)
211 #define DP_SEC_BASE (IO_PHYS + 0x2EC14000)
218 #define EMI_MPU_BASE (IO_PHYS + 0x00428000)
219 #define SUB_EMI_MPU_BASE (IO_PHYS + 0x00528000)
220 #define EMI_SLB_BASE (IO_PHYS + 0x0042e000)
221 #define SUB_EMI_SLB_BASE (IO_PHYS + 0x0052e000)
222 #define CHN0_EMI_APB_BASE (IO_PHYS + 0x00201000)
223 #define CHN1_EMI_APB_BASE (IO_PHYS + 0x00205000)
224 #define CHN2_EMI_APB_BASE (IO_PHYS + 0x00209000)
225 #define CHN3_EMI_APB_BASE (IO_PHYS + 0x0020D000)
226 #define EMI_APB_BASE (IO_PHYS + 0x00429000)
227 #define INFRA_EMI_DEBUG_CFG_BASE (IO_PHYS + 0x00425000)
228 #define NEMI_SMPU_BASE (IO_PHYS + 0x0042f000)
229 #define SEMI_SMPU_BASE (IO_PHYS + 0x0052f000)
230 #define SUB_EMI_APB_BASE (IO_PHYS + 0x00529000)
231 #define SUB_INFRA_EMI_DEBUG_CFG_BASE (IO_PHYS + 0x00525000)
232 #define SUB_INFRACFG_AO_MEM_BASE (IO_PHYS + 0x00504000)
293 #define CKSYS_BASE (IO_PHYS)
298 #define VLPCFG_BUS_BASE (IO_PHYS + 0x0C001000)
300 #define VLP_AO_DEVAPC_APB_BASE (IO_PHYS + 0x0C550000)
306 #define SCP_CLK_CTRL_BASE (IO_PHYS + 0x0CF21000)
309 #define SCP_CFGREG_BASE (IO_PHYS + 0x0CF24000)
315 #define VLP_CKSYS_BASE (IO_PHYS + 0x0C016000)
335 #define SSPM_MBOX_3_BASE (IO_PHYS + 0x0C380000)
342 #define SSPM_CFGREG_BASE (IO_PHYS + 0x0C300000 + SSPM_REG_OFFSET)
348 #define MTK_VLP_TRACER_MON_BASE (IO_PHYS + 0x0c000000)