xref: /utopia/UTPA2-700.0.x/modules/pq/hal/maxim/pq/include/Maxim_Main_HSPRule.c (revision 53ee8cc121a030b8d368113ac3e966b4705770ef)
1*53ee8cc1Swenshuai.xi 
2*53ee8cc1Swenshuai.xi code U8 MST_HSPRule_IP_Index_Main[PQ_HSPRule_IP_NUM_Main]=
3*53ee8cc1Swenshuai.xi {
4*53ee8cc1Swenshuai.xi     PQ_IP_HSP_Y_Main,
5*53ee8cc1Swenshuai.xi     PQ_IP_HSP_C_Main,
6*53ee8cc1Swenshuai.xi     PQ_IP_SRAM2_Main,
7*53ee8cc1Swenshuai.xi };
8*53ee8cc1Swenshuai.xi 
9*53ee8cc1Swenshuai.xi 
10*53ee8cc1Swenshuai.xi code U8 MST_HSPRule_Array_Main[PQ_HSPRule_NUM_Main][PQ_HSPRule_IP_NUM_Main]=
11*53ee8cc1Swenshuai.xi {
12*53ee8cc1Swenshuai.xi     {//PreV_ScalingDown_Interlace, 0
13*53ee8cc1Swenshuai.xi         PQ_IP_NULL, PQ_IP_NULL, PQ_IP_NULL,
14*53ee8cc1Swenshuai.xi     },
15*53ee8cc1Swenshuai.xi     {//PreV_ScalingDown_Progressive, 1
16*53ee8cc1Swenshuai.xi         PQ_IP_NULL, PQ_IP_NULL, PQ_IP_NULL,
17*53ee8cc1Swenshuai.xi     },
18*53ee8cc1Swenshuai.xi     {//ScalingDown_00x_YUV, 2
19*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
20*53ee8cc1Swenshuai.xi     },
21*53ee8cc1Swenshuai.xi     {//ScalingDown_00x_RGB, 3
22*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
23*53ee8cc1Swenshuai.xi     },
24*53ee8cc1Swenshuai.xi     {//ScalingDown_01x_YUV, 4
25*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
26*53ee8cc1Swenshuai.xi     },
27*53ee8cc1Swenshuai.xi     {//ScalingDown_01x_RGB, 5
28*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
29*53ee8cc1Swenshuai.xi     },
30*53ee8cc1Swenshuai.xi     {//ScalingDown_02x_YUV, 6
31*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
32*53ee8cc1Swenshuai.xi     },
33*53ee8cc1Swenshuai.xi     {//ScalingDown_02x_RGB, 7
34*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
35*53ee8cc1Swenshuai.xi     },
36*53ee8cc1Swenshuai.xi     {//ScalingDown_03x_YUV, 8
37*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
38*53ee8cc1Swenshuai.xi     },
39*53ee8cc1Swenshuai.xi     {//ScalingDown_03x_RGB, 9
40*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
41*53ee8cc1Swenshuai.xi     },
42*53ee8cc1Swenshuai.xi     {//ScalingDown_04x_YUV, 10
43*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
44*53ee8cc1Swenshuai.xi     },
45*53ee8cc1Swenshuai.xi     {//ScalingDown_04x_RGB, 11
46*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
47*53ee8cc1Swenshuai.xi     },
48*53ee8cc1Swenshuai.xi     {//ScalingDown_05x_YUV, 12
49*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
50*53ee8cc1Swenshuai.xi     },
51*53ee8cc1Swenshuai.xi     {//ScalingDown_05x_RGB, 13
52*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
53*53ee8cc1Swenshuai.xi     },
54*53ee8cc1Swenshuai.xi     {//ScalingDown_06x_YUV, 14
55*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
56*53ee8cc1Swenshuai.xi     },
57*53ee8cc1Swenshuai.xi     {//ScalingDown_06x_RGB, 15
58*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
59*53ee8cc1Swenshuai.xi     },
60*53ee8cc1Swenshuai.xi     {//ScalingDown_07x_YUV, 16
61*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
62*53ee8cc1Swenshuai.xi     },
63*53ee8cc1Swenshuai.xi     {//ScalingDown_07x_RGB, 17
64*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
65*53ee8cc1Swenshuai.xi     },
66*53ee8cc1Swenshuai.xi     {//ScalingDown_08x_YUV, 18
67*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
68*53ee8cc1Swenshuai.xi     },
69*53ee8cc1Swenshuai.xi     {//ScalingDown_08x_RGB, 19
70*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
71*53ee8cc1Swenshuai.xi     },
72*53ee8cc1Swenshuai.xi     {//ScalingDown_09x_YUV, 20
73*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_SRAM_2_6Tap_Main, PQ_IP_HSP_C_C_SRAM_1_Main, PQ_IP_SRAM2_InvSinc6Tc4p4Fc57Apass01Astop60_Main,
74*53ee8cc1Swenshuai.xi     },
75*53ee8cc1Swenshuai.xi     {//ScalingDown_09x_RGB, 21
76*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bilinear_Main, PQ_IP_HSP_C_Bilinear_Main, PQ_IP_NULL,
77*53ee8cc1Swenshuai.xi     },
78*53ee8cc1Swenshuai.xi     {//ScalingDown_10x_YUV, 22
79*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bypass_Main, PQ_IP_HSP_C_Bypass_Main, PQ_IP_NULL,
80*53ee8cc1Swenshuai.xi     },
81*53ee8cc1Swenshuai.xi     {//ScalingDown_10x_RGB, 23
82*53ee8cc1Swenshuai.xi         PQ_IP_HSP_Y_Bypass_Main, PQ_IP_HSP_C_Bypass_Main, PQ_IP_NULL,
83*53ee8cc1Swenshuai.xi     },
84*53ee8cc1Swenshuai.xi };
85