xref: /utopia/UTPA2-700.0.x/modules/pq/hal/M7621/pq/include/Maxim_Sub_VSPRule.c (revision 53ee8cc121a030b8d368113ac3e966b4705770ef) 
1 
2 code U8 MST_VSPRule_IP_Index_Sub[PQ_VSPRule_IP_NUM_Sub]=
3 {
4     PQ_IP_VSP_Y_Sub,
5     PQ_IP_VSP_C_Sub,
6     PQ_IP_SRAM1_Sub,
7 };
8 
9 
10 code U8 MST_VSPRule_Array_Sub[PQ_VSPRule_NUM_Sub][PQ_VSPRule_IP_NUM_Sub]=
11 {
12     {//PreV_ScalingDown_Interlace, 0
13         PQ_IP_NULL, PQ_IP_NULL, PQ_IP_NULL,
14     },
15     {//PreV_ScalingDown_Progressive, 1
16         PQ_IP_NULL, PQ_IP_NULL, PQ_IP_NULL,
17     },
18     {//ScalingDown_00x_YUV, 2
19         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
20     },
21     {//ScalingDown_00x_RGB, 3
22         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
23     },
24     {//ScalingDown_01x_YUV, 4
25         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
26     },
27     {//ScalingDown_01x_RGB, 5
28         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
29     },
30     {//ScalingDown_02x_YUV, 6
31         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
32     },
33     {//ScalingDown_02x_RGB, 7
34         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
35     },
36     {//ScalingDown_03x_YUV, 8
37         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
38     },
39     {//ScalingDown_03x_RGB, 9
40         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
41     },
42     {//ScalingDown_04x_YUV, 10
43         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
44     },
45     {//ScalingDown_04x_RGB, 11
46         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
47     },
48     {//ScalingDown_05x_YUV, 12
49         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
50     },
51     {//ScalingDown_05x_RGB, 13
52         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
53     },
54     {//ScalingDown_06x_YUV, 14
55         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
56     },
57     {//ScalingDown_06x_RGB, 15
58         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
59     },
60     {//ScalingDown_07x_YUV, 16
61         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
62     },
63     {//ScalingDown_07x_RGB, 17
64         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
65     },
66     {//ScalingDown_08x_YUV, 18
67         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
68     },
69     {//ScalingDown_08x_RGB, 19
70         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
71     },
72     {//ScalingDown_09x_YUV, 20
73         PQ_IP_VSP_Y_SRAM_1_4Tap_Sub, PQ_IP_VSP_C_C_SRAM_1_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
74     },
75     {//ScalingDown_09x_RGB, 21
76         PQ_IP_VSP_Y_Bilinear_Sub, PQ_IP_VSP_C_Bilinear_Sub, PQ_IP_SRAM1_InvSinc4Tc4p4Fc85Apass01Astop50_Sub,
77     },
78     {//ScalingDown_10x_YUV, 22
79         PQ_IP_VSP_Y_Bypass_Sub, PQ_IP_VSP_C_Bypass_Sub, PQ_IP_NULL,
80     },
81     {//ScalingDown_10x_RGB, 23
82         PQ_IP_VSP_Y_Bypass_Sub, PQ_IP_VSP_C_Bypass_Sub, PQ_IP_NULL,
83     },
84 };
85