1*eb6fc1c2SJon Lin /* SPDX-License-Identifier: (GPL-2.0+ OR MIT) */ 2*eb6fc1c2SJon Lin /* 3*eb6fc1c2SJon Lin * Copyright (c) 2021 Rockchip Electronics Co., Ltd. 4*eb6fc1c2SJon Lin */ 5*eb6fc1c2SJon Lin 6*eb6fc1c2SJon Lin #ifndef _DT_BINDINGS_PHY_SNPS_PCIE3 7*eb6fc1c2SJon Lin #define _DT_BINDINGS_PHY_SNPS_PCIE3 8*eb6fc1c2SJon Lin 9*eb6fc1c2SJon Lin /* 10*eb6fc1c2SJon Lin * pcie30_phy_mode[2:0] 11*eb6fc1c2SJon Lin * bit2: aggregation 12*eb6fc1c2SJon Lin * bit1: bifurcation for port 1 13*eb6fc1c2SJon Lin * bit0: bifurcation for port 0 14*eb6fc1c2SJon Lin */ 15*eb6fc1c2SJon Lin #define PHY_MODE_PCIE_AGGREGATION 4 /* PCIe3x4 */ 16*eb6fc1c2SJon Lin #define PHY_MODE_PCIE_NANBNB 0 /* P1:PCIe3x2 + P0:PCIe3x2 */ 17*eb6fc1c2SJon Lin #define PHY_MODE_PCIE_NANBBI 1 /* P1:PCIe3x2 + P0:PCIe3x1*2 */ 18*eb6fc1c2SJon Lin #define PHY_MODE_PCIE_NABINB 2 /* P1:PCIe3x1*2 + P0:PCIe3x2 */ 19*eb6fc1c2SJon Lin #define PHY_MODE_PCIE_NABIBI 3 /* P1:PCIe3x1*2 + P0:PCIe3x1*2 */ 20*eb6fc1c2SJon Lin 21*eb6fc1c2SJon Lin #endif /* _DT_BINDINGS_PHY_SNPS_PCIE3 */ 22