1*8f7de514SShawn Lin /* SPDX-License-Identifier: GPL-2.0-only */ 2*8f7de514SShawn Lin /* 3*8f7de514SShawn Lin * UFS Host driver for Synopsys Designware Core 4*8f7de514SShawn Lin * 5*8f7de514SShawn Lin * Copyright (C) 2015-2016 Synopsys, Inc. (www.synopsys.com) 6*8f7de514SShawn Lin * 7*8f7de514SShawn Lin * Authors: Joao Pinto <jpinto@synopsys.com> 8*8f7de514SShawn Lin */ 9*8f7de514SShawn Lin 10*8f7de514SShawn Lin #ifndef _UFSHCI_DWC_H 11*8f7de514SShawn Lin #define _UFSHCI_DWC_H 12*8f7de514SShawn Lin 13*8f7de514SShawn Lin /* DWC HC UFSHCI specific Registers */ 14*8f7de514SShawn Lin enum dwc_specific_registers { 15*8f7de514SShawn Lin DWC_UFS_REG_HCLKDIV = 0xFC, 16*8f7de514SShawn Lin }; 17*8f7de514SShawn Lin 18*8f7de514SShawn Lin /* Clock Divider Values: Hex equivalent of frequency in MHz */ 19*8f7de514SShawn Lin enum clk_div_values { 20*8f7de514SShawn Lin DWC_UFS_REG_HCLKDIV_DIV_62_5 = 0x3e, 21*8f7de514SShawn Lin DWC_UFS_REG_HCLKDIV_DIV_125 = 0x7d, 22*8f7de514SShawn Lin DWC_UFS_REG_HCLKDIV_DIV_200 = 0xc8, 23*8f7de514SShawn Lin }; 24*8f7de514SShawn Lin 25*8f7de514SShawn Lin /* Selector Index */ 26*8f7de514SShawn Lin enum selector_index { 27*8f7de514SShawn Lin SELIND_LN0_TX = 0x00, 28*8f7de514SShawn Lin SELIND_LN1_TX = 0x01, 29*8f7de514SShawn Lin SELIND_LN0_RX = 0x04, 30*8f7de514SShawn Lin SELIND_LN1_RX = 0x05, 31*8f7de514SShawn Lin }; 32*8f7de514SShawn Lin 33*8f7de514SShawn Lin #endif /* End of Header */ 34