1*e6f5b35bSJon Loeliger /* 2*e6f5b35bSJon Loeliger * Copyright 2008 Freescale Semiconductor, Inc. 3*e6f5b35bSJon Loeliger * 4*e6f5b35bSJon Loeliger * This program is free software; you can redistribute it and/or 5*e6f5b35bSJon Loeliger * modify it under the terms of the GNU General Public License 6*e6f5b35bSJon Loeliger * Version 2 as published by the Free Software Foundation. 7*e6f5b35bSJon Loeliger */ 8*e6f5b35bSJon Loeliger 9*e6f5b35bSJon Loeliger #include <common.h> 10*e6f5b35bSJon Loeliger #include <i2c.h> 11*e6f5b35bSJon Loeliger 12*e6f5b35bSJon Loeliger #include <asm/fsl_ddr_sdram.h> 13*e6f5b35bSJon Loeliger 14*e6f5b35bSJon Loeliger static void 15*e6f5b35bSJon Loeliger get_spd(ddr2_spd_eeprom_t *spd, unsigned char i2c_address) 16*e6f5b35bSJon Loeliger { 17*e6f5b35bSJon Loeliger i2c_read(i2c_address, 0, 1, (uchar *)spd, sizeof(ddr2_spd_eeprom_t)); 18*e6f5b35bSJon Loeliger } 19*e6f5b35bSJon Loeliger 20*e6f5b35bSJon Loeliger 21*e6f5b35bSJon Loeliger unsigned int fsl_ddr_get_mem_data_rate(void) 22*e6f5b35bSJon Loeliger { 23*e6f5b35bSJon Loeliger return get_ddr_freq(0); 24*e6f5b35bSJon Loeliger } 25*e6f5b35bSJon Loeliger 26*e6f5b35bSJon Loeliger void fsl_ddr_get_spd(ddr2_spd_eeprom_t *ctrl_dimms_spd, 27*e6f5b35bSJon Loeliger unsigned int ctrl_num) 28*e6f5b35bSJon Loeliger { 29*e6f5b35bSJon Loeliger unsigned int i; 30*e6f5b35bSJon Loeliger 31*e6f5b35bSJon Loeliger if (ctrl_num) { 32*e6f5b35bSJon Loeliger printf("%s unexpected ctrl_num = %u\n", __FUNCTION__, ctrl_num); 33*e6f5b35bSJon Loeliger return; 34*e6f5b35bSJon Loeliger } 35*e6f5b35bSJon Loeliger 36*e6f5b35bSJon Loeliger for (i = 0; i < CONFIG_DIMM_SLOTS_PER_CTLR; i++) { 37*e6f5b35bSJon Loeliger get_spd(&(ctrl_dimms_spd[i]), SPD_EEPROM_ADDRESS); 38*e6f5b35bSJon Loeliger } 39*e6f5b35bSJon Loeliger } 40*e6f5b35bSJon Loeliger 41*e6f5b35bSJon Loeliger void fsl_ddr_board_options(memctl_options_t *popts, unsigned int ctrl_num) 42*e6f5b35bSJon Loeliger { 43*e6f5b35bSJon Loeliger /* 44*e6f5b35bSJon Loeliger * Factors to consider for clock adjust: 45*e6f5b35bSJon Loeliger * - number of chips on bus 46*e6f5b35bSJon Loeliger * - position of slot 47*e6f5b35bSJon Loeliger * - DDR1 vs. DDR2? 48*e6f5b35bSJon Loeliger * - ??? 49*e6f5b35bSJon Loeliger * 50*e6f5b35bSJon Loeliger * This needs to be determined on a board-by-board basis. 51*e6f5b35bSJon Loeliger * 0110 3/4 cycle late 52*e6f5b35bSJon Loeliger * 0111 7/8 cycle late 53*e6f5b35bSJon Loeliger */ 54*e6f5b35bSJon Loeliger popts->clk_adjust = 6; 55*e6f5b35bSJon Loeliger 56*e6f5b35bSJon Loeliger /* 57*e6f5b35bSJon Loeliger * Factors to consider for CPO: 58*e6f5b35bSJon Loeliger * - frequency 59*e6f5b35bSJon Loeliger * - ddr1 vs. ddr2 60*e6f5b35bSJon Loeliger */ 61*e6f5b35bSJon Loeliger popts->cpo_override = 10; 62*e6f5b35bSJon Loeliger 63*e6f5b35bSJon Loeliger /* 64*e6f5b35bSJon Loeliger * Factors to consider for write data delay: 65*e6f5b35bSJon Loeliger * - number of DIMMs 66*e6f5b35bSJon Loeliger * 67*e6f5b35bSJon Loeliger * 1 = 1/4 clock delay 68*e6f5b35bSJon Loeliger * 2 = 1/2 clock delay 69*e6f5b35bSJon Loeliger * 3 = 3/4 clock delay 70*e6f5b35bSJon Loeliger * 4 = 1 clock delay 71*e6f5b35bSJon Loeliger * 5 = 5/4 clock delay 72*e6f5b35bSJon Loeliger * 6 = 3/2 clock delay 73*e6f5b35bSJon Loeliger */ 74*e6f5b35bSJon Loeliger popts->write_data_delay = 3; 75*e6f5b35bSJon Loeliger 76*e6f5b35bSJon Loeliger /* 77*e6f5b35bSJon Loeliger * Factors to consider for half-strength driver enable: 78*e6f5b35bSJon Loeliger * - number of DIMMs installed 79*e6f5b35bSJon Loeliger */ 80*e6f5b35bSJon Loeliger popts->half_strength_driver_enable = 0; 81*e6f5b35bSJon Loeliger } 82