1752a0b08SBin Meng /* 2752a0b08SBin Meng * Copyright (C) 2013, Intel Corporation 3752a0b08SBin Meng * Copyright (C) 2014, Bin Meng <bmeng.cn@gmail.com> 4752a0b08SBin Meng * 5752a0b08SBin Meng * This file is automatically generated. Please do NOT modify !!! 6752a0b08SBin Meng * 7752a0b08SBin Meng * SPDX-License-Identifier: Intel 8752a0b08SBin Meng */ 9752a0b08SBin Meng 10752a0b08SBin Meng #ifndef __VPDHEADER_H__ 11752a0b08SBin Meng #define __VPDHEADER_H__ 12752a0b08SBin Meng 13*255fd5caSBin Meng struct __packed upd_region { 14752a0b08SBin Meng u64 sign; /* Offset 0x0000 */ 15752a0b08SBin Meng u64 reserved; /* Offset 0x0008 */ 16752a0b08SBin Meng u8 dummy[240]; /* Offset 0x0010 */ 17752a0b08SBin Meng u8 hda_verb_header[12]; /* Offset 0x0100 */ 18752a0b08SBin Meng u32 hda_verb_length; /* Offset 0x010C */ 19752a0b08SBin Meng u8 hda_verb_data0[16]; /* Offset 0x0110 */ 20752a0b08SBin Meng u8 hda_verb_data1[16]; /* Offset 0x0120 */ 21752a0b08SBin Meng u8 hda_verb_data2[16]; /* Offset 0x0130 */ 22752a0b08SBin Meng u8 hda_verb_data3[16]; /* Offset 0x0140 */ 23752a0b08SBin Meng u8 hda_verb_data4[16]; /* Offset 0x0150 */ 24752a0b08SBin Meng u8 hda_verb_data5[16]; /* Offset 0x0160 */ 25752a0b08SBin Meng u8 hda_verb_data6[16]; /* Offset 0x0170 */ 26752a0b08SBin Meng u8 hda_verb_data7[16]; /* Offset 0x0180 */ 27752a0b08SBin Meng u8 hda_verb_data8[16]; /* Offset 0x0190 */ 28752a0b08SBin Meng u8 hda_verb_data9[16]; /* Offset 0x01A0 */ 29752a0b08SBin Meng u8 hda_verb_data10[16]; /* Offset 0x01B0 */ 30752a0b08SBin Meng u8 hda_verb_data11[16]; /* Offset 0x01C0 */ 31752a0b08SBin Meng u8 hda_verb_data12[16]; /* Offset 0x01D0 */ 32752a0b08SBin Meng u8 hda_verb_data13[16]; /* Offset 0x01E0 */ 33752a0b08SBin Meng u8 hda_verb_pad[47]; /* Offset 0x01F0 */ 34752a0b08SBin Meng u16 terminator; /* Offset 0x021F */ 35752a0b08SBin Meng }; 36752a0b08SBin Meng 37752a0b08SBin Meng #define VPD_IMAGE_ID 0x445056574F4E4E4D /* 'MNNOWVPD' */ 38752a0b08SBin Meng 39*255fd5caSBin Meng struct __packed vpd_region { 40752a0b08SBin Meng u64 sign; /* Offset 0x0000 */ 41752a0b08SBin Meng u32 img_rev; /* Offset 0x0008 */ 42752a0b08SBin Meng u32 upd_offset; /* Offset 0x000C */ 43752a0b08SBin Meng u8 unused[16]; /* Offset 0x0010 */ 44752a0b08SBin Meng u32 fsp_res_memlen; /* Offset 0x0020 */ 45752a0b08SBin Meng u8 disable_pcie1; /* Offset 0x0024 */ 46752a0b08SBin Meng u8 disable_pcie2; /* Offset 0x0025 */ 47752a0b08SBin Meng u8 disable_pcie3; /* Offset 0x0026 */ 48752a0b08SBin Meng u8 enable_azalia; /* Offset 0x0027 */ 49752a0b08SBin Meng u8 legacy_seg_decode; /* Offset 0x0028 */ 50752a0b08SBin Meng u8 pcie_port_ioh; /* Offset 0x0029 */ 51752a0b08SBin Meng }; 52752a0b08SBin Meng 53752a0b08SBin Meng #endif 54