1dddba19aSStephan Gerhold /* 201ba69cdSStephan Gerhold * Copyright (c) 2021-2022, Stephan Gerhold <stephan@gerhold.net> 3dddba19aSStephan Gerhold * 4dddba19aSStephan Gerhold * SPDX-License-Identifier: BSD-3-Clause 5dddba19aSStephan Gerhold */ 6dddba19aSStephan Gerhold 7dddba19aSStephan Gerhold #include <arch.h> 801ba69cdSStephan Gerhold #include <arch_helpers.h> 9dddba19aSStephan Gerhold #include <common/debug.h> 10a758c0b6SStephan Gerhold #include <drivers/arm/gicv2.h> 11dddba19aSStephan Gerhold #include <drivers/delay_timer.h> 12dddba19aSStephan Gerhold #include <lib/mmio.h> 13dddba19aSStephan Gerhold #include <lib/psci/psci.h> 14dddba19aSStephan Gerhold #include <plat/common/platform.h> 15dddba19aSStephan Gerhold 16dddba19aSStephan Gerhold #include <msm8916_mmap.h> 17a758c0b6SStephan Gerhold #include "msm8916_pm.h" 18a758c0b6SStephan Gerhold 19*1d7ed58fSStephan Gerhold /* 20*1d7ed58fSStephan Gerhold * On platforms with two clusters the index of the APCS memory region is swapped 21*1d7ed58fSStephan Gerhold * compared to the MPIDR cluster affinity level: APCS cluster 0 manages CPUs 22*1d7ed58fSStephan Gerhold * with cluster affinity level 1, while APCS cluster 1 manages CPUs with level 0. 23*1d7ed58fSStephan Gerhold * 24*1d7ed58fSStephan Gerhold * On platforms with a single cluster there is only one APCS memory region. 25*1d7ed58fSStephan Gerhold */ 26*1d7ed58fSStephan Gerhold #if PLATFORM_CLUSTER_COUNT == 2 27*1d7ed58fSStephan Gerhold #define MPIDR_APCS_CLUSTER(mpidr) !MPIDR_AFFLVL1_VAL(mpidr) 28*1d7ed58fSStephan Gerhold #else 29*1d7ed58fSStephan Gerhold #define MPIDR_APCS_CLUSTER(mpidr) 0 30*1d7ed58fSStephan Gerhold #endif 31*1d7ed58fSStephan Gerhold 32a758c0b6SStephan Gerhold static int msm8916_pwr_domain_on(u_register_t mpidr) 33a758c0b6SStephan Gerhold { 34*1d7ed58fSStephan Gerhold msm8916_cpu_boot(APCS_ALIAS_ACS(MPIDR_APCS_CLUSTER(mpidr), 35*1d7ed58fSStephan Gerhold MPIDR_AFFLVL0_VAL(mpidr))); 36a758c0b6SStephan Gerhold return PSCI_E_SUCCESS; 37a758c0b6SStephan Gerhold } 38a758c0b6SStephan Gerhold 39a758c0b6SStephan Gerhold static void msm8916_pwr_domain_on_finish(const psci_power_state_t *target_state) 40a758c0b6SStephan Gerhold { 41a758c0b6SStephan Gerhold gicv2_pcpu_distif_init(); 42a758c0b6SStephan Gerhold gicv2_cpuif_enable(); 43a758c0b6SStephan Gerhold } 44dddba19aSStephan Gerhold 45dddba19aSStephan Gerhold static void __dead2 msm8916_system_reset(void) 46dddba19aSStephan Gerhold { 47dddba19aSStephan Gerhold mmio_write_32(MPM_PS_HOLD, 0); 48dddba19aSStephan Gerhold mdelay(1000); 49dddba19aSStephan Gerhold 50dddba19aSStephan Gerhold ERROR("PSCI: System reset failed\n"); 51dddba19aSStephan Gerhold panic(); 52dddba19aSStephan Gerhold } 53dddba19aSStephan Gerhold 54dddba19aSStephan Gerhold static const plat_psci_ops_t msm8916_psci_ops = { 55a758c0b6SStephan Gerhold .pwr_domain_on = msm8916_pwr_domain_on, 56a758c0b6SStephan Gerhold .pwr_domain_on_finish = msm8916_pwr_domain_on_finish, 57dddba19aSStephan Gerhold .system_off = msm8916_system_reset, 58dddba19aSStephan Gerhold .system_reset = msm8916_system_reset, 59dddba19aSStephan Gerhold }; 60dddba19aSStephan Gerhold 61dddba19aSStephan Gerhold /* Defined and used in msm8916_helpers.S */ 62dddba19aSStephan Gerhold extern uintptr_t msm8916_entry_point; 63dddba19aSStephan Gerhold 64dddba19aSStephan Gerhold int plat_setup_psci_ops(uintptr_t sec_entrypoint, 65dddba19aSStephan Gerhold const plat_psci_ops_t **psci_ops) 66dddba19aSStephan Gerhold { 6701ba69cdSStephan Gerhold /* 6801ba69cdSStephan Gerhold * The entry point is read with caches off (and even from two different 6901ba69cdSStephan Gerhold * physical addresses when read through the "boot remapper"), so make 7001ba69cdSStephan Gerhold * sure it is flushed to memory. 7101ba69cdSStephan Gerhold */ 72dddba19aSStephan Gerhold msm8916_entry_point = sec_entrypoint; 7301ba69cdSStephan Gerhold flush_dcache_range((uintptr_t)&msm8916_entry_point, sizeof(uintptr_t)); 7401ba69cdSStephan Gerhold 75dddba19aSStephan Gerhold *psci_ops = &msm8916_psci_ops; 76dddba19aSStephan Gerhold return 0; 77dddba19aSStephan Gerhold } 78