xref: /rk3399_ARM-atf/plat/mediatek/mt8195/drivers/spm/mt_spm_pmic_wrap.h (revision 7fa35d068ff9eabbf252414fd778cc4de7a4b141)
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10*859e346bSEdward-JW Yang #ifndef MT_SPM_PMIC_WRAP_H
11*859e346bSEdward-JW Yang #define MT_SPM_PMIC_WRAP_H
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13*859e346bSEdward-JW Yang enum pmic_wrap_phase_id {
14*859e346bSEdward-JW Yang 	PMIC_WRAP_PHASE_ALLINONE,
15*859e346bSEdward-JW Yang 	NR_PMIC_WRAP_PHASE,
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18*859e346bSEdward-JW Yang /* IDX mapping, PMIC_WRAP_PHASE_ALLINONE */
19*859e346bSEdward-JW Yang enum {
20*859e346bSEdward-JW Yang 	CMD_0,        /* 0x0 */
21*859e346bSEdward-JW Yang 	CMD_1,        /* 0x1 */
22*859e346bSEdward-JW Yang 	CMD_2,        /* 0x2 */
23*859e346bSEdward-JW Yang 	CMD_3,        /* 0x3 */
24*859e346bSEdward-JW Yang 	CMD_4,        /* 0x4 */
25*859e346bSEdward-JW Yang 	CMD_5,        /* 0x5 */
26*859e346bSEdward-JW Yang 	CMD_6,        /* 0x6 */
27*859e346bSEdward-JW Yang 	CMD_7,        /* 0x7 */
28*859e346bSEdward-JW Yang 	CMD_8,        /* 0x8 */
29*859e346bSEdward-JW Yang 	CMD_9,        /* 0x9 */
30*859e346bSEdward-JW Yang 	CMD_10,        /* 0xA */
31*859e346bSEdward-JW Yang 	CMD_11,        /* 0xB */
32*859e346bSEdward-JW Yang 	CMD_12,        /* 0xC */
33*859e346bSEdward-JW Yang 	CMD_13,        /* 0xD */
34*859e346bSEdward-JW Yang 	CMD_14,        /* 0xE */
35*859e346bSEdward-JW Yang 	CMD_15,        /* 0xF */
36*859e346bSEdward-JW Yang 	NR_IDX_ALL,
37*859e346bSEdward-JW Yang };
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39*859e346bSEdward-JW Yang /* APIs */
40*859e346bSEdward-JW Yang extern void mt_spm_pmic_wrap_set_phase(enum pmic_wrap_phase_id phase);
41*859e346bSEdward-JW Yang extern void mt_spm_pmic_wrap_set_cmd(enum pmic_wrap_phase_id phase,
42*859e346bSEdward-JW Yang 				     uint32_t idx, uint32_t cmd_wdata);
43*859e346bSEdward-JW Yang extern uint64_t mt_spm_pmic_wrap_get_cmd(enum pmic_wrap_phase_id phase,
44*859e346bSEdward-JW Yang 					 uint32_t idx);
45*859e346bSEdward-JW Yang #endif /* MT_SPM_PMIC_WRAP_H */
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