1*859e346bSEdward-JW Yang /* 2*859e346bSEdward-JW Yang * Copyright (c) 2021, MediaTek Inc. All rights reserved. 3*859e346bSEdward-JW Yang * 4*859e346bSEdward-JW Yang * SPDX-License-Identifier: BSD-3-Clause 5*859e346bSEdward-JW Yang */ 6*859e346bSEdward-JW Yang 7*859e346bSEdward-JW Yang #ifndef MT_SPM_CONSTRAINT_H 8*859e346bSEdward-JW Yang #define MT_SPM_CONSTRAINT_H 9*859e346bSEdward-JW Yang 10*859e346bSEdward-JW Yang #include <mt_lp_rm.h> 11*859e346bSEdward-JW Yang 12*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_CPU_BUCK_OFF (1U << 0) 13*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_DRAM_S0 (1U << 1) 14*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_DRAM_S1 (1U << 2) 15*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_VCORE_LP (1U << 3) 16*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_INFRA_PDN (1U << 4) 17*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_BUS26M_OFF (1U << 5) 18*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_AP_SUSPEND (1U << 6) 19*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_BBLPM (1U << 7) 20*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_XO_UFS (1U << 8) 21*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_GPS_STATE (1U << 9) 22*859e346bSEdward-JW Yang #define MT_RM_CONSTRAINT_ALLOW_LVTS_STATE (1U << 10) 23*859e346bSEdward-JW Yang 24*859e346bSEdward-JW Yang #define MT_SPM_RC_INVALID 0x0 25*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_SW (1U << 0) 26*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_FW (1U << 1) 27*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_RESIDNECY (1U << 2) 28*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_COND_CHECK (1U << 3) 29*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_COND_LATCH (1U << 4) 30*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_UFS_H8 (1U << 5) 31*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_FLIGHTMODE (1U << 6) 32*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_XSOC_BBLPM (1U << 7) 33*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID_TRACE_EVENT (1U << 8) 34*859e346bSEdward-JW Yang 35*859e346bSEdward-JW Yang #define MT_SPM_RC_VALID (MT_SPM_RC_VALID_SW) 36*859e346bSEdward-JW Yang 37*859e346bSEdward-JW Yang #define IS_MT_RM_RC_READY(status) \ 38*859e346bSEdward-JW Yang ((status & MT_SPM_RC_VALID) == MT_SPM_RC_VALID) 39*859e346bSEdward-JW Yang 40*859e346bSEdward-JW Yang #define MT_SPM_RC_BBLPM_MODE \ 41*859e346bSEdward-JW Yang (MT_SPM_RC_VALID_UFS_H8 | \ 42*859e346bSEdward-JW Yang MT_SPM_RC_VALID_FLIGHTMODE | \ 43*859e346bSEdward-JW Yang MT_SPM_RC_VALID_XSOC_BBLPM) 44*859e346bSEdward-JW Yang 45*859e346bSEdward-JW Yang #define IS_MT_SPM_RC_BBLPM_MODE(st) \ 46*859e346bSEdward-JW Yang ((st & (MT_SPM_RC_BBLPM_MODE)) == MT_SPM_RC_BBLPM_MODE) 47*859e346bSEdward-JW Yang 48*859e346bSEdward-JW Yang struct constraint_status { 49*859e346bSEdward-JW Yang uint16_t id; 50*859e346bSEdward-JW Yang uint16_t valid; 51*859e346bSEdward-JW Yang uint32_t cond_block; 52*859e346bSEdward-JW Yang uint32_t enter_cnt; 53*859e346bSEdward-JW Yang struct mt_spm_cond_tables *cond_res; 54*859e346bSEdward-JW Yang }; 55*859e346bSEdward-JW Yang 56*859e346bSEdward-JW Yang enum MT_SPM_RM_RC_TYPE { 57*859e346bSEdward-JW Yang MT_RM_CONSTRAINT_ID_BUS26M, 58*859e346bSEdward-JW Yang MT_RM_CONSTRAINT_ID_SYSPLL, 59*859e346bSEdward-JW Yang MT_RM_CONSTRAINT_ID_DRAM, 60*859e346bSEdward-JW Yang MT_RM_CONSTRAINT_ID_CPU_BUCK_LDO, 61*859e346bSEdward-JW Yang MT_RM_CONSTRAINT_ID_ALL, 62*859e346bSEdward-JW Yang }; 63*859e346bSEdward-JW Yang #endif /* MT_SPM_CONSTRAINT_H */ 64