1*26123ca3SAndre Przywara /* 2*26123ca3SAndre Przywara * Copyright (c) 2017-2019, ARM Limited and Contributors. All rights reserved. 3*26123ca3SAndre Przywara * 4*26123ca3SAndre Przywara * SPDX-License-Identifier: BSD-3-Clause 5*26123ca3SAndre Przywara */ 6*26123ca3SAndre Przywara 7*26123ca3SAndre Przywara #ifndef SUNXI_MMAP_H 8*26123ca3SAndre Przywara #define SUNXI_MMAP_H 9*26123ca3SAndre Przywara 10*26123ca3SAndre Przywara /* Memory regions */ 11*26123ca3SAndre Przywara #define SUNXI_ROM_BASE 0x00000000 12*26123ca3SAndre Przywara #define SUNXI_ROM_SIZE 0x00010000 13*26123ca3SAndre Przywara #define SUNXI_SRAM_BASE 0x00020000 14*26123ca3SAndre Przywara #define SUNXI_SRAM_SIZE 0x00038000 15*26123ca3SAndre Przywara #define SUNXI_SRAM_A1_BASE 0x00020000 16*26123ca3SAndre Przywara #define SUNXI_SRAM_A1_SIZE 0x00008000 17*26123ca3SAndre Przywara #define SUNXI_SRAM_C_BASE 0x00028000 18*26123ca3SAndre Przywara #define SUNXI_SRAM_C_SIZE 0x00030000 19*26123ca3SAndre Przywara #define SUNXI_DEV_BASE 0x01000000 20*26123ca3SAndre Przywara #define SUNXI_DEV_SIZE 0x09000000 21*26123ca3SAndre Przywara #define SUNXI_DRAM_BASE 0x40000000 22*26123ca3SAndre Przywara #define SUNXI_DRAM_VIRT_BASE SUNXI_DRAM_BASE 23*26123ca3SAndre Przywara 24*26123ca3SAndre Przywara /* Memory-mapped devices */ 25*26123ca3SAndre Przywara #define SUNXI_SYSCON_BASE 0x03000000 26*26123ca3SAndre Przywara #define SUNXI_CCU_BASE 0x03001000 27*26123ca3SAndre Przywara #define SUNXI_DMA_BASE 0x03002000 28*26123ca3SAndre Przywara #define SUNXI_SID_BASE 0x03006000 29*26123ca3SAndre Przywara #define SUNXI_SPC_BASE 0x03008000 30*26123ca3SAndre Przywara #define SUNXI_WDOG_BASE 0x030090a0 31*26123ca3SAndre Przywara #define SUNXI_PIO_BASE 0x0300b000 32*26123ca3SAndre Przywara #define SUNXI_GICD_BASE 0x03021000 33*26123ca3SAndre Przywara #define SUNXI_GICC_BASE 0x03022000 34*26123ca3SAndre Przywara #define SUNXI_UART0_BASE 0x05000000 35*26123ca3SAndre Przywara #define SUNXI_SPI0_BASE 0x05010000 36*26123ca3SAndre Przywara #define SUNXI_R_CPUCFG_BASE 0x07000400 37*26123ca3SAndre Przywara #define SUNXI_R_PRCM_BASE 0x07010000 38*26123ca3SAndre Przywara //#define SUNXI_R_WDOG_BASE 0x07020400 39*26123ca3SAndre Przywara #define SUNXI_R_WDOG_BASE SUNXI_WDOG_BASE 40*26123ca3SAndre Przywara #define SUNXI_R_PIO_BASE 0x07022000 41*26123ca3SAndre Przywara #define SUNXI_R_UART_BASE 0x07080000 42*26123ca3SAndre Przywara #define SUNXI_R_I2C_BASE 0x07081400 43*26123ca3SAndre Przywara #define SUNXI_R_RSB_BASE 0x07083000 44*26123ca3SAndre Przywara #define SUNXI_CPUCFG_BASE 0x09010000 45*26123ca3SAndre Przywara 46*26123ca3SAndre Przywara #endif /* SUNXI_MMAP_H */ 47