1*573d600eSAndre Przywara /* 2*573d600eSAndre Przywara * Copyright (c) 2017-2021, ARM Limited and Contributors. All rights reserved. 3*573d600eSAndre Przywara * 4*573d600eSAndre Przywara * SPDX-License-Identifier: BSD-3-Clause 5*573d600eSAndre Przywara */ 6*573d600eSAndre Przywara 7*573d600eSAndre Przywara #ifndef SUNXI_CPUCFG_H 8*573d600eSAndre Przywara #define SUNXI_CPUCFG_H 9*573d600eSAndre Przywara 10*573d600eSAndre Przywara #include <sunxi_mmap.h> 11*573d600eSAndre Przywara 12*573d600eSAndre Przywara /* c = cluster, n = core */ 13*573d600eSAndre Przywara #define SUNXI_CPUCFG_CLS_CTRL_REG0(c) (SUNXI_CPUCFG_BASE + 0x0010 + (c) * 0x10) 14*573d600eSAndre Przywara #define SUNXI_CPUCFG_CLS_CTRL_REG1(c) (SUNXI_CPUCFG_BASE + 0x0014 + (c) * 0x10) 15*573d600eSAndre Przywara #define SUNXI_CPUCFG_CACHE_CFG_REG (SUNXI_CPUCFG_BASE + 0x0024) 16*573d600eSAndre Przywara #define SUNXI_CPUCFG_DBG_REG0 (SUNXI_CPUCFG_BASE + 0x00c0) 17*573d600eSAndre Przywara 18*573d600eSAndre Przywara #define SUNXI_CPUCFG_RST_CTRL_REG(c) (SUNXI_CPUCFG_BASE + 0x0000 + (c) * 4) 19*573d600eSAndre Przywara #define SUNXI_CPUCFG_RVBAR_LO_REG(n) (SUNXI_CPUCFG_BASE + 0x0040 + (n) * 8) 20*573d600eSAndre Przywara #define SUNXI_CPUCFG_RVBAR_HI_REG(n) (SUNXI_CPUCFG_BASE + 0x0044 + (n) * 8) 21*573d600eSAndre Przywara 22*573d600eSAndre Przywara #define SUNXI_POWERON_RST_REG(c) (SUNXI_R_CPUCFG_BASE + 0x0040 + (c) * 4) 23*573d600eSAndre Przywara #define SUNXI_POWEROFF_GATING_REG(c) (SUNXI_R_CPUCFG_BASE + 0x0044 + (c) * 4) 24*573d600eSAndre Przywara #define SUNXI_CPU_POWER_CLAMP_REG(c, n) (SUNXI_R_CPUCFG_BASE + 0x0050 + \ 25*573d600eSAndre Przywara (c) * 0x10 + (n) * 4) 26*573d600eSAndre Przywara 27*573d600eSAndre Przywara #define SUNXI_CPUIDLE_EN_REG (SUNXI_R_CPUCFG_BASE + 0x0100) 28*573d600eSAndre Przywara #define SUNXI_CORE_CLOSE_REG (SUNXI_R_CPUCFG_BASE + 0x0104) 29*573d600eSAndre Przywara #define SUNXI_PWR_SW_DELAY_REG (SUNXI_R_CPUCFG_BASE + 0x0140) 30*573d600eSAndre Przywara #define SUNXI_CONFIG_DELAY_REG (SUNXI_R_CPUCFG_BASE + 0x0144) 31*573d600eSAndre Przywara 32*573d600eSAndre Przywara #define SUNXI_AA64nAA32_REG SUNXI_CPUCFG_CLS_CTRL_REG0 33*573d600eSAndre Przywara #define SUNXI_AA64nAA32_OFFSET 24 34*573d600eSAndre Przywara 35*573d600eSAndre Przywara #endif /* SUNXI_CPUCFG_H */ 36