1*589aaba4SAndre Przywara/* 2*589aaba4SAndre Przywara * Copyright (c) 2017-2021, ARM Limited and Contributors. All rights reserved. 3*589aaba4SAndre Przywara * 4*589aaba4SAndre Przywara * SPDX-License-Identifier: BSD-3-Clause 5*589aaba4SAndre Przywara */ 6*589aaba4SAndre Przywara 7*589aaba4SAndre Przywara/* GICv3 with ITS configuration */ 8*589aaba4SAndre Przywara 9*589aaba4SAndre Przywara/ { 10*589aaba4SAndre Przywara gic: interrupt-controller@2f000000 { 11*589aaba4SAndre Przywara compatible = "arm,gic-v3"; 12*589aaba4SAndre Przywara #interrupt-cells = <3>; 13*589aaba4SAndre Przywara #address-cells = <1>; 14*589aaba4SAndre Przywara #size-cells = <1>; 15*589aaba4SAndre Przywara ranges = <0x0 0x0 0x2f000000 0x100000>; 16*589aaba4SAndre Przywara interrupt-controller; 17*589aaba4SAndre Przywara reg = <0x0 0x2f000000 0 0x10000>, // GICD 18*589aaba4SAndre Przywara <0x0 0x2f100000 0 0x200000>, // GICR 19*589aaba4SAndre Przywara <0x0 0x2c000000 0 0x2000>, // GICC 20*589aaba4SAndre Przywara <0x0 0x2c010000 0 0x2000>, // GICH 21*589aaba4SAndre Przywara <0x0 0x2c02f000 0 0x2000>; // GICV 22*589aaba4SAndre Przywara interrupts = <1 9 4>; 23*589aaba4SAndre Przywara 24*589aaba4SAndre Przywara its: msi-controller@2f020000 { 25*589aaba4SAndre Przywara compatible = "arm,gic-v3-its"; 26*589aaba4SAndre Przywara msi-controller; 27*589aaba4SAndre Przywara #msi-cells = <1>; 28*589aaba4SAndre Przywara reg = <0x20000 0x20000>; // GITS 29*589aaba4SAndre Przywara }; 30*589aaba4SAndre Przywara }; 31*589aaba4SAndre Przywara}; 32