1 /* 2 * Copyright 2020-2024 NXP 3 * 4 * SPDX-License-Identifier: BSD-3-Clause 5 */ 6 #include <s32cc-clk-ids.h> 7 #include <s32cc-clk-modules.h> 8 #include <s32cc-clk-utils.h> 9 10 #define S32CC_A53_MIN_FREQ (48UL * MHZ) 11 #define S32CC_A53_MAX_FREQ (1000UL * MHZ) 12 13 /* Oscillators */ 14 static struct s32cc_osc fxosc = 15 S32CC_OSC_INIT(S32CC_FXOSC); 16 static struct s32cc_clk fxosc_clk = 17 S32CC_MODULE_CLK(fxosc); 18 19 static struct s32cc_osc firc = 20 S32CC_OSC_INIT(S32CC_FIRC); 21 static struct s32cc_clk firc_clk = 22 S32CC_MODULE_CLK(firc); 23 24 static struct s32cc_osc sirc = 25 S32CC_OSC_INIT(S32CC_SIRC); 26 static struct s32cc_clk sirc_clk = 27 S32CC_MODULE_CLK(sirc); 28 29 /* ARM PLL */ 30 static struct s32cc_clkmux arm_pll_mux = 31 S32CC_CLKMUX_INIT(S32CC_ARM_PLL, 0, 2, 32 S32CC_CLK_FIRC, 33 S32CC_CLK_FXOSC, 0, 0, 0); 34 static struct s32cc_clk arm_pll_mux_clk = 35 S32CC_MODULE_CLK(arm_pll_mux); 36 static struct s32cc_pll armpll = 37 S32CC_PLL_INIT(arm_pll_mux_clk, S32CC_ARM_PLL, 2); 38 static struct s32cc_clk arm_pll_vco_clk = 39 S32CC_FREQ_MODULE_CLK(armpll, 1400 * MHZ, 2000 * MHZ); 40 41 static struct s32cc_pll_out_div arm_pll_phi0_div = 42 S32CC_PLL_OUT_DIV_INIT(armpll, 0); 43 static struct s32cc_clk arm_pll_phi0_clk = 44 S32CC_FREQ_MODULE_CLK(arm_pll_phi0_div, 0, GHZ); 45 46 /* ARM DFS */ 47 static struct s32cc_dfs armdfs = 48 S32CC_DFS_INIT(armpll, S32CC_ARM_DFS); 49 static struct s32cc_dfs_div arm_dfs1_div = 50 S32CC_DFS_DIV_INIT(armdfs, 0); 51 static struct s32cc_clk arm_dfs1_clk = 52 S32CC_FREQ_MODULE_CLK(arm_dfs1_div, 0, 800 * MHZ); 53 54 /* MC_CGM0 */ 55 static struct s32cc_clkmux cgm0_mux0 = 56 S32CC_SHARED_CLKMUX_INIT(S32CC_CGM0, 0, 2, 57 S32CC_CLK_FIRC, 58 S32CC_CLK_ARM_PLL_DFS1, 0, 0, 0); 59 static struct s32cc_clk cgm0_mux0_clk = S32CC_MODULE_CLK(cgm0_mux0); 60 61 /* XBAR */ 62 static struct s32cc_clk xbar_2x_clk = 63 S32CC_CHILD_CLK(cgm0_mux0_clk, 48 * MHZ, 800 * MHZ); 64 static struct s32cc_fixed_div xbar_div2 = 65 S32CC_FIXED_DIV_INIT(cgm0_mux0_clk, 2); 66 static struct s32cc_clk xbar_clk = 67 S32CC_FREQ_MODULE_CLK(xbar_div2, 24 * MHZ, 400 * MHZ); 68 static struct s32cc_fixed_div xbar_div4 = 69 S32CC_FIXED_DIV_INIT(cgm0_mux0_clk, 4); 70 static struct s32cc_clk xbar_div2_clk = 71 S32CC_FREQ_MODULE_CLK(xbar_div4, 12 * MHZ, 200 * MHZ); 72 static struct s32cc_fixed_div xbar_div6 = 73 S32CC_FIXED_DIV_INIT(cgm0_mux0_clk, 6); 74 static struct s32cc_clk xbar_div3_clk = 75 S32CC_FREQ_MODULE_CLK(xbar_div6, 8 * MHZ, 133333333); 76 static struct s32cc_fixed_div xbar_div8 = 77 S32CC_FIXED_DIV_INIT(cgm0_mux0_clk, 8); 78 static struct s32cc_clk xbar_div4_clk = 79 S32CC_FREQ_MODULE_CLK(xbar_div8, 6 * MHZ, 100 * MHZ); 80 static struct s32cc_fixed_div xbar_div12 = 81 S32CC_FIXED_DIV_INIT(cgm0_mux0_clk, 12); 82 static struct s32cc_clk xbar_div6_clk = 83 S32CC_FREQ_MODULE_CLK(xbar_div12, 4 * MHZ, 66666666); 84 85 /* MC_CGM1 */ 86 static struct s32cc_clkmux cgm1_mux0 = 87 S32CC_SHARED_CLKMUX_INIT(S32CC_CGM1, 0, 3, 88 S32CC_CLK_FIRC, 89 S32CC_CLK_ARM_PLL_PHI0, 90 S32CC_CLK_ARM_PLL_DFS2, 0, 0); 91 static struct s32cc_clk cgm1_mux0_clk = S32CC_MODULE_CLK(cgm1_mux0); 92 93 /* A53_CORE */ 94 static struct s32cc_clk a53_core_clk = 95 S32CC_FREQ_MODULE_CLK(cgm1_mux0_clk, S32CC_A53_MIN_FREQ, 96 S32CC_A53_MAX_FREQ); 97 /* A53_CORE_DIV2 */ 98 static struct s32cc_fixed_div a53_core_div2 = 99 S32CC_FIXED_DIV_INIT(cgm1_mux0_clk, 2); 100 static struct s32cc_clk a53_core_div2_clk = 101 S32CC_FREQ_MODULE_CLK(a53_core_div2, S32CC_A53_MIN_FREQ / 2, 102 S32CC_A53_MAX_FREQ / 2); 103 /* A53_CORE_DIV10 */ 104 static struct s32cc_fixed_div a53_core_div10 = 105 S32CC_FIXED_DIV_INIT(cgm1_mux0_clk, 10); 106 static struct s32cc_clk a53_core_div10_clk = 107 S32CC_FREQ_MODULE_CLK(a53_core_div10, S32CC_A53_MIN_FREQ / 10, 108 S32CC_A53_MAX_FREQ / 10); 109 110 static struct s32cc_clk *s32cc_hw_clk_list[13] = { 111 /* Oscillators */ 112 [S32CC_CLK_ID(S32CC_CLK_FIRC)] = &firc_clk, 113 [S32CC_CLK_ID(S32CC_CLK_SIRC)] = &sirc_clk, 114 [S32CC_CLK_ID(S32CC_CLK_FXOSC)] = &fxosc_clk, 115 /* ARM PLL */ 116 [S32CC_CLK_ID(S32CC_CLK_ARM_PLL_PHI0)] = &arm_pll_phi0_clk, 117 /* ARM DFS */ 118 [S32CC_CLK_ID(S32CC_CLK_ARM_PLL_DFS1)] = &arm_dfs1_clk, 119 }; 120 121 static struct s32cc_clk_array s32cc_hw_clocks = { 122 .type_mask = S32CC_CLK_TYPE(S32CC_CLK_FIRC), 123 .clks = &s32cc_hw_clk_list[0], 124 .n_clks = ARRAY_SIZE(s32cc_hw_clk_list), 125 }; 126 127 static struct s32cc_clk *s32cc_arch_clk_list[13] = { 128 /* ARM PLL */ 129 [S32CC_CLK_ID(S32CC_CLK_ARM_PLL_MUX)] = &arm_pll_mux_clk, 130 [S32CC_CLK_ID(S32CC_CLK_ARM_PLL_VCO)] = &arm_pll_vco_clk, 131 /* MC_CGM0 */ 132 [S32CC_CLK_ID(S32CC_CLK_MC_CGM0_MUX0)] = &cgm0_mux0_clk, 133 /* XBAR */ 134 [S32CC_CLK_ID(S32CC_CLK_XBAR_2X)] = &xbar_2x_clk, 135 [S32CC_CLK_ID(S32CC_CLK_XBAR)] = &xbar_clk, 136 [S32CC_CLK_ID(S32CC_CLK_XBAR_DIV2)] = &xbar_div2_clk, 137 [S32CC_CLK_ID(S32CC_CLK_XBAR_DIV3)] = &xbar_div3_clk, 138 [S32CC_CLK_ID(S32CC_CLK_XBAR_DIV4)] = &xbar_div4_clk, 139 [S32CC_CLK_ID(S32CC_CLK_XBAR_DIV6)] = &xbar_div6_clk, 140 /* MC_CGM1 */ 141 [S32CC_CLK_ID(S32CC_CLK_MC_CGM1_MUX0)] = &cgm1_mux0_clk, 142 /* A53 */ 143 [S32CC_CLK_ID(S32CC_CLK_A53_CORE)] = &a53_core_clk, 144 [S32CC_CLK_ID(S32CC_CLK_A53_CORE_DIV2)] = &a53_core_div2_clk, 145 [S32CC_CLK_ID(S32CC_CLK_A53_CORE_DIV10)] = &a53_core_div10_clk, 146 }; 147 148 static struct s32cc_clk_array s32cc_arch_clocks = { 149 .type_mask = S32CC_CLK_TYPE(S32CC_CLK_ARM_PLL_MUX), 150 .clks = &s32cc_arch_clk_list[0], 151 .n_clks = ARRAY_SIZE(s32cc_arch_clk_list), 152 }; 153 154 struct s32cc_clk *s32cc_get_arch_clk(unsigned long id) 155 { 156 static const struct s32cc_clk_array *clk_table[2] = { 157 &s32cc_hw_clocks, 158 &s32cc_arch_clocks, 159 }; 160 161 return s32cc_get_clk_from_table(clk_table, ARRAY_SIZE(clk_table), id); 162 } 163