1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3 * Rockchip AXI PCIe controller driver
4 *
5 * Copyright (c) 2018 Rockchip, Inc.
6 *
7 * Author: Shawn Lin <shawn.lin@rock-chips.com>
8 *
9 */
10
11 #ifndef _PCIE_ROCKCHIP_H
12 #define _PCIE_ROCKCHIP_H
13
14 #include <linux/kernel.h>
15 #include <linux/pci.h>
16
17 /*
18 * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
19 * bits. This allows atomic updates of the register without locking.
20 */
21 #define HIWORD_UPDATE(mask, val) (((mask) << 16) | (val))
22 #define HIWORD_UPDATE_BIT(val) HIWORD_UPDATE(val, val)
23
24 #define ENCODE_LANES(x) ((((x) >> 1) & 3) << 4)
25 #define MAX_LANE_NUM 4
26 #define MAX_REGION_LIMIT 32
27 #define MIN_EP_APERTURE 28
28
29 #define PCIE_CLIENT_BASE 0x0
30 #define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00)
31 #define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001)
32 #define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0)
33 #define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002)
34 #define PCIE_CLIENT_LINK_TRAIN_DISABLE HIWORD_UPDATE(0x0002, 0x0000)
35 #define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008)
36 #define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
37 #define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040)
38 #define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0)
39 #define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0)
40 #define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080)
41 #define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c)
42 #define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0)
43 #define PCIE_CLIENT_DEBUG_LTSSM_L0 0x10
44 #define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18
45 #define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19
46 #define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48)
47 #define PCIE_CLIENT_LINK_STATUS_UP 0x00300000
48 #define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000
49 #define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c)
50 #define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50)
51 #define PCIE_CLIENT_INTR_MASK GENMASK(8, 5)
52 #define PCIE_CLIENT_INTR_SHIFT 5
53 #define PCIE_CLIENT_INT_LEGACY_DONE BIT(15)
54 #define PCIE_CLIENT_INT_MSG BIT(14)
55 #define PCIE_CLIENT_INT_HOT_RST BIT(13)
56 #define PCIE_CLIENT_INT_DPA BIT(12)
57 #define PCIE_CLIENT_INT_FATAL_ERR BIT(11)
58 #define PCIE_CLIENT_INT_NFATAL_ERR BIT(10)
59 #define PCIE_CLIENT_INT_CORR_ERR BIT(9)
60 #define PCIE_CLIENT_INT_INTD BIT(8)
61 #define PCIE_CLIENT_INT_INTC BIT(7)
62 #define PCIE_CLIENT_INT_INTB BIT(6)
63 #define PCIE_CLIENT_INT_INTA BIT(5)
64 #define PCIE_CLIENT_INT_LOCAL BIT(4)
65 #define PCIE_CLIENT_INT_UDMA BIT(3)
66 #define PCIE_CLIENT_INT_PHY BIT(2)
67 #define PCIE_CLIENT_INT_HOT_PLUG BIT(1)
68 #define PCIE_CLIENT_INT_PWR_STCG BIT(0)
69
70 #define PCIE_CLIENT_INT_LEGACY \
71 (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
72 PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
73
74 #define PCIE_CLIENT_INT_CLI \
75 (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
76 PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
77 PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
78 PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
79 PCIE_CLIENT_INT_PHY | PCIE_CLIENT_INT_UDMA)
80
81 #define PCIE_APB_CORE_UDMA_BASE (BIT(23) | BIT(22) | BIT(21))
82 #define PCIE_CH0_DONE_ENABLE BIT(0)
83 #define PCIE_CH1_DONE_ENABLE BIT(1)
84 #define PCIE_CH0_ERR_ENABLE BIT(8)
85 #define PCIE_CH1_ERR_ENABLE BIT(9)
86
87 #define PCIE_UDMA_INT_REG 0xa0
88 #define PCIE_UDMA_INT_ENABLE_REG 0xa4
89
90 #define PCIE_UDMA_INT_ENABLE_MASK \
91 (PCIE_CH0_DONE_ENABLE | PCIE_CH1_DONE_ENABLE | \
92 PCIE_CH0_ERR_ENABLE | PCIE_CH1_ERR_ENABLE)
93
94 #define PCIE_CORE_CTRL_MGMT_BASE 0x900000
95 #define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
96 #define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008
97 #define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018
98 #define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006
99 #define PCIE_CORE_PL_CONF_LANE_SHIFT 1
100 #define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
101 #define PCIE_CORE_CTRL_PLC1_FTS_MASK GENMASK(23, 8)
102 #define PCIE_CORE_CTRL_PLC1_FTS_SHIFT 8
103 #define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff
104 #define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
105 #define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000
106 #define PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT 16
107 #define PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
108 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
109 #define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
110 #define PCIE_CORE_LANE_MAP_MASK 0x0000000f
111 #define PCIE_CORE_LANE_MAP_REVERSE BIT(16)
112 #define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
113 #define PCIE_CORE_INT_PRFPE BIT(0)
114 #define PCIE_CORE_INT_CRFPE BIT(1)
115 #define PCIE_CORE_INT_RRPE BIT(2)
116 #define PCIE_CORE_INT_PRFO BIT(3)
117 #define PCIE_CORE_INT_CRFO BIT(4)
118 #define PCIE_CORE_INT_RT BIT(5)
119 #define PCIE_CORE_INT_RTR BIT(6)
120 #define PCIE_CORE_INT_PE BIT(7)
121 #define PCIE_CORE_INT_MTR BIT(8)
122 #define PCIE_CORE_INT_UCR BIT(9)
123 #define PCIE_CORE_INT_FCE BIT(10)
124 #define PCIE_CORE_INT_CT BIT(11)
125 #define PCIE_CORE_INT_UTC BIT(18)
126 #define PCIE_CORE_INT_MMVC BIT(19)
127 #define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
128 #define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
129 #define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
130 #define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
131 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0
132 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1
133 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4
134 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
135 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6
136 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
137
138 #define PCIE_CORE_INT \
139 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
140 PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
141 PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
142 PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
143 PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
144 PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
145 PCIE_CORE_INT_MMVC)
146
147 #define PCIE_RC_RP_ATS_BASE 0x400000
148 #define PCIE_RC_CONFIG_NORMAL_BASE 0x800000
149 #define PCIE_RC_CONFIG_BASE 0xa00000
150 #define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
151 #define PCIE_RC_CONFIG_SCC_SHIFT 16
152 #define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4)
153 #define PCIE_RC_CONFIG_DCR_CSPL_SHIFT 18
154 #define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff
155 #define PCIE_RC_CONFIG_DCR_CPLS_SHIFT 26
156 #define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8)
157 #define PCIE_RC_CONFIG_DCSR_MPS_MASK GENMASK(7, 5)
158 #define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5)
159 #define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc)
160 #define PCIE_RC_CONFIG_LINK_CAP_L0S BIT(10)
161 #define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0)
162 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
163 #define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274)
164 #define PCIE_RC_CONFIG_THP_CAP_NEXT_MASK GENMASK(31, 20)
165
166 #define PCIE_CORE_AXI_CONF_BASE 0xc00000
167 #define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0)
168 #define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f
169 #define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR 0xffffff00
170 #define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4)
171 #define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8)
172 #define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc)
173
174 #define PCIE_CORE_AXI_INBOUND_BASE 0xc00800
175 #define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
176 #define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f
177 #define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR 0xffffff00
178 #define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
179
180 /* Size of one AXI Region (not Region 0) */
181 #define AXI_REGION_SIZE BIT(20)
182 /* Size of Region 0, equal to sum of sizes of other regions */
183 #define AXI_REGION_0_SIZE (32 * (0x1 << 20))
184 #define OB_REG_SIZE_SHIFT 5
185 #define IB_ROOT_PORT_REG_SIZE_SHIFT 3
186 #define AXI_WRAPPER_IO_WRITE 0x6
187 #define AXI_WRAPPER_MEM_WRITE 0x2
188 #define AXI_WRAPPER_TYPE0_CFG 0xa
189 #define AXI_WRAPPER_TYPE1_CFG 0xb
190 #define AXI_WRAPPER_NOR_MSG 0xc
191
192 #define MAX_AXI_IB_ROOTPORT_REGION_NUM 3
193 #define MIN_AXI_ADDR_BITS_PASSED 8
194 #define PCIE_RC_SEND_PME_OFF 0x11960
195 #define ROCKCHIP_VENDOR_ID 0x1d87
196 #define PCIE_ECAM_BUS(x) (((x) & 0xff) << 20)
197 #define PCIE_ECAM_DEV(x) (((x) & 0x1f) << 15)
198 #define PCIE_ECAM_FUNC(x) (((x) & 0x7) << 12)
199 #define PCIE_ECAM_REG(x) (((x) & 0xfff) << 0)
200 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
201 (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
202 PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
203 #define PCIE_LINK_IS_L0(x) \
204 (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L0)
205 #define PCIE_LINK_IS_L2(x) \
206 (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
207 #define PCIE_LINK_UP(x) \
208 (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
209 #define PCIE_LINK_IS_GEN2(x) \
210 (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
211
212 #define RC_REGION_0_ADDR_TRANS_H 0x00000000
213 #define RC_REGION_0_ADDR_TRANS_L 0x00000000
214 #define RC_REGION_0_PASS_BITS (25 - 1)
215 #define RC_REGION_0_TYPE_MASK GENMASK(3, 0)
216 #define MAX_AXI_WRAPPER_REGION_NUM 33
217
218 #define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0
219 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1
220 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2
221 #define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3
222 #define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4
223 #define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5
224 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20
225 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21
226 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22
227 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23
228 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
229 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
230 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
231 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
232 #define ROCKCHIP_PCIE_MSG_ROUTING_MASK GENMASK(7, 5)
233 #define ROCKCHIP_PCIE_MSG_ROUTING(route) \
234 (((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK)
235 #define ROCKCHIP_PCIE_MSG_CODE_MASK GENMASK(15, 8)
236 #define ROCKCHIP_PCIE_MSG_CODE(code) \
237 (((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK)
238 #define ROCKCHIP_PCIE_MSG_NO_DATA BIT(16)
239
240 #define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
241 #define ROCKCHIP_PCIE_EP_CMD_STATUS_IS BIT(19)
242 #define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
243 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET 17
244 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK GENMASK(19, 17)
245 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET 20
246 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK GENMASK(22, 20)
247 #define ROCKCHIP_PCIE_EP_MSI_CTRL_ME BIT(16)
248 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP BIT(24)
249 #define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
250 #define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3
251 #define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) (((fn) << 12) & GENMASK(19, 12))
252 #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
253 (PCIE_RC_RP_ATS_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
254 #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
255 (PCIE_RC_RP_ATS_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
256 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
257 (PCIE_RC_RP_ATS_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
258 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
259 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
260 (((devfn) << 12) & \
261 ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
262 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
263 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
264 (((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
265 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
266 (PCIE_RC_RP_ATS_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
267 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
268 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
269 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
270 (((devfn) << 24) & ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
271 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0(r) \
272 (PCIE_RC_RP_ATS_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
273 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC1(r) \
274 (PCIE_RC_RP_ATS_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
275 #define ROCKCHIP_PCIE_AT_OB_REGION_CPU_ADDR0(r) \
276 (PCIE_RC_RP_ATS_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
277 #define ROCKCHIP_PCIE_AT_OB_REGION_CPU_ADDR1(r) \
278 (PCIE_RC_RP_ATS_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
279
280 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG0(fn) \
281 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
282 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG1(fn) \
283 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
284 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
285 (GENMASK(4, 0) << ((b) * 8))
286 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
287 (((a) << ((b) * 8)) & \
288 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
289 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
290 (GENMASK(7, 5) << ((b) * 8))
291 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
292 (((c) << ((b) * 8 + 5)) & \
293 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
294
295 #define PCIE_USER_RELINK 0x1
296 #define PCIE_USER_UNLINK 0x2
297
298 struct rockchip_pcie {
299 void __iomem *reg_base; /* DT axi-base */
300 void __iomem *apb_base; /* DT apb-base */
301 bool legacy_phy;
302 struct phy *phys[MAX_LANE_NUM];
303 struct reset_control *core_rst;
304 struct reset_control *mgmt_rst;
305 struct reset_control *mgmt_sticky_rst;
306 struct reset_control *pipe_rst;
307 struct reset_control *pm_rst;
308 struct reset_control *aclk_rst;
309 struct reset_control *pclk_rst;
310 struct clk *aclk_pcie;
311 struct clk *aclk_perf_pcie;
312 struct clk *hclk_pcie;
313 struct clk *clk_pcie_pm;
314 struct regulator *vpcie12v; /* 12V power supply */
315 struct regulator *vpcie3v3; /* 3.3V power supply */
316 struct regulator *vpcie1v8; /* 1.8V power supply */
317 struct regulator *vpcie0v9; /* 0.9V power supply */
318 struct gpio_desc *ep_gpio;
319 u32 lanes;
320 u8 lanes_map;
321 int link_gen;
322 struct device *dev;
323 struct irq_domain *irq_domain;
324 int offset;
325 void __iomem *msg_region;
326 phys_addr_t msg_bus_addr;
327 bool is_rc;
328 struct resource *mem_res;
329 phys_addr_t mem_reserve_start;
330 size_t mem_reserve_size;
331 int dma_trx_enabled;
332 int deferred;
333 int wait_ep;
334 struct dma_trx_obj *dma_obj;
335 struct list_head resources;
336 struct pci_host_bridge *bridge;
337 int in_remove;
338 };
339
rockchip_pcie_read(struct rockchip_pcie * rockchip,u32 reg)340 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
341 {
342 return readl(rockchip->apb_base + reg);
343 }
344
rockchip_pcie_write(struct rockchip_pcie * rockchip,u32 val,u32 reg)345 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
346 u32 reg)
347 {
348 writel(val, rockchip->apb_base + reg);
349 }
350
351 int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip);
352 int rockchip_pcie_init_port(struct rockchip_pcie *rockchip);
353 int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip);
354 void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip);
355 int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip);
356 void rockchip_pcie_disable_clocks(void *data);
357 void rockchip_pcie_cfg_configuration_accesses(
358 struct rockchip_pcie *rockchip, u32 type);
359
360 #endif /* _PCIE_ROCKCHIP_H */
361