xref: /rockchip-linux_mpp/mpp/hal/vpu/jpegd/hal_jpegd_vdpu1_reg.h (revision 437bfbeb9567cca9cd9080e3f6954aa9d6a94f18)
1 /*
2  * Copyright 2017 Rockchip Electronics Co. LTD
3  *
4  * Licensed under the Apache License, Version 2.0 (the "License");
5  * you may not use this file except in compliance with the License.
6  * You may obtain a copy of the License at
7  *
8  *      http://www.apache.org/licenses/LICENSE-2.0
9  *
10  * Unless required by applicable law or agreed to in writing, software
11  * distributed under the License is distributed on an "AS IS" BASIS,
12  * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
13  * See the License for the specific language governing permissions and
14  * limitations under the License.
15  */
16 #ifndef __HAL_JPEGD_VDPU1_REG_H__
17 #define __HAL_JPEGD_VDPU1_REG_H__
18 
19 #include "vcodec_service.h"
20 
21 #define JPEGD_REG_NUM                       (101)
22 
23 #define DEC_VDPU1_LITTLE_ENDIAN             (1)
24 #define DEC_VDPU1_BIG_ENDIAN                (0)
25 
26 #define DEC_VDPU1_BUS_BURST_LENGTH_16       (16)
27 
28 #define DEC_VDPU1_SCMD_DISABLE              (0)
29 #define DEC_VDPU1_LATENCY_COMPENSATION      (0)
30 #define DEC_VDPU1_DATA_DISCARD_ENABLE       (0)
31 
32 typedef struct {
33     struct {
34         RK_U32  sw_pp_e             : 1;
35         RK_U32  sw_pp_pipeline_e    : 1;
36         RK_U32  reserved3           : 2;
37         RK_U32  sw_pp_irq_dis       : 1;
38         RK_U32  reserved2           : 3;
39         RK_U32  sw_pp_irq           : 1;
40         RK_U32  reserved1           : 3;
41         RK_U32  sw_pp_rdy_int       : 1;
42         RK_U32  sw_pp_bus_int       : 1;
43         RK_U32  reserved0           : 18;
44     } reg60_interrupt;
45 
46     struct {
47         RK_U32  sw_pp_max_burst     : 5;
48         RK_U32  sw_pp_out_swap32_e  : 1;
49         RK_U32  sw_pp_out_endian    : 1;
50         RK_U32  sw_pp_in_endian     : 1;
51         RK_U32  sw_pp_clk_gate_e    : 1;
52         RK_U32  sw_pp_data_disc_e   : 1;
53         RK_U32  sw_pp_in_swap32_e   : 1;
54         RK_U32  sw_pp_in_a1_endian  : 1;
55         RK_U32  sw_pp_in_a1_swap32  : 1;
56         RK_U32  sw_pp_in_a2_endsel  : 1;
57         RK_U32  sw_pp_scmd_dis      : 1;
58         RK_U32  sw_pp_ahb_hlock_e   : 1;
59         RK_U32  sw_pp_axi_wr_id     : 8;
60         RK_U32  sw_pp_axi_rd_id     : 8;
61     } reg61_dev_conf;
62 
63     struct {
64         RK_U32  sw_deint_edge_det   : 15;
65         RK_U32  sw_deint_blend_e    : 1;
66         RK_U32  sw_deint_threshold  : 14;
67         RK_U32  reserved0           : 1;
68         RK_U32  sw_deint_e          : 1;
69     } reg62_deinterlace;
70 
71     RK_U32 reg63_pp_in_lu_base;
72     RK_U32 reg64_pp_in_cb_base;
73     RK_U32 reg65_pp_in_cr_base;
74     RK_U32 reg66_pp_out_lu_base;
75     RK_U32 reg67_pp_out_ch_base;
76 
77     struct {
78         RK_U32  sw_contrast_off1    : 10;
79         RK_U32  sw_contrast_off2    : 10;
80         RK_U32  reserved0           : 4;
81         RK_U32  sw_contrast_thr1    : 8;
82     } reg68_contrast_adjust;
83 
84     struct {
85         RK_U32  sw_contrast_thr2    : 8;
86         RK_U32  sw_color_coeffa1    : 10;
87         RK_U32  sw_color_coeffa2    : 10;
88         RK_U32  sw_pp_out_cr_first  : 1;
89         RK_U32  sw_pp_out_start_ch  : 1;
90         RK_U32  sw_pp_in_cr_first   : 1;
91         RK_U32  sw_pp_in_start_ch   : 1;
92     } reg69;
93 
94     struct {
95         RK_U32  sw_color_coeffb     : 10;
96         RK_U32  sw_color_coeffc     : 10;
97         RK_U32  sw_color_coeffd     : 10;
98         RK_U32  reserved0           : 2;
99     } reg70_color_coeff_0;
100 
101     struct {
102         RK_U32  sw_color_coeffe     : 10;
103         RK_U32  sw_color_coefff     : 8;
104         RK_U32  sw_rotation_mode    : 3;
105         RK_U32  sw_crop_startx      : 9;
106         RK_U32  reserved0           : 2;
107     } reg71_color_coeff_1;
108 
109     struct {
110         RK_U32  sw_pp_in_width      : 9;
111         RK_U32  sw_pp_in_height     : 8;
112         RK_U32  reserved1           : 1;
113         RK_U32  sw_rangemap_coef_y  : 5;
114         RK_U32  reserved0           : 1;
115         RK_U32  sw_crop_starty      : 8;
116     } reg72_crop;
117 
118     RK_U32 reg73_pp_bot_yin_base;
119     RK_U32 reg74_pp_bot_cin_base;
120 
121     RK_U32 reg75_reg78[4];
122 
123     struct {
124         RK_U32   sw_scale_wratio    : 18;
125         RK_U32   sw_rgb_g_padd      : 5;
126         RK_U32   sw_rgb_r_padd      : 5;
127         RK_U32   sw_rgb_pix_in32    : 1;
128         RK_U32   sw_ycbcr_range     : 1;
129         RK_U32   sw_rangemap_c_e    : 1;
130         RK_U32   sw_rangemap_y_e    : 1;
131     } reg79_scaling_0;
132 
133     struct {
134         RK_U32   sw_scale_hratio    : 18;
135         RK_U32   sw_rgb_b_padd      : 5;
136         RK_U32   sw_ver_scale_mode  : 2;
137         RK_U32   sw_hor_scale_mode  : 2;
138         RK_U32   sw_pp_in_struct    : 3;
139         RK_U32   sw_pp_fast_scale_e : 1;
140         RK_U32   reserved0          : 1;
141     } reg80_scaling_1;
142 
143     struct {
144         RK_U32  sw_wscale_invra     : 16;
145         RK_U32  sw_hscale_invra     : 16;
146     } reg81_scaling_2;
147 
148     RK_U32 reg82_r_mask;
149     RK_U32 reg83_g_mask;
150     RK_U32 reg84_b_mask;
151 
152     struct {
153         RK_U32  sw_pp_crop8_d_e     : 1;
154         RK_U32  sw_pp_crop8_r_e     : 1;
155         RK_U32  sw_pp_out_swap16_e  : 1;
156         RK_U32  sw_pp_out_tiled_e   : 1;
157         RK_U32  sw_pp_out_width     : 11;
158         RK_U32  sw_pp_out_height    : 11;
159         RK_U32  sw_pp_out_format    : 3;
160         RK_U32  sw_pp_in_format     : 3;
161     } reg85_ctrl;
162 
163     struct {
164         RK_U32  sw_mask1_startx     : 11;
165         RK_U32  sw_mask1_starty     : 11;
166         RK_U32  sw_mask1_ablend_e   : 1;
167         RK_U32  sw_rangemap_coef_c  : 5;
168         RK_U32  reserved0           : 1;
169         RK_U32  sw_pp_in_format_es  : 3;
170     } reg86_mask_1;
171 
172     struct {
173         RK_U32  sw_mask2_startx     : 11;
174         RK_U32  sw_mask2_starty     : 11;
175         RK_U32  sw_mask2_ablend_e   : 1;
176         RK_U32  reserved            : 9;
177     } reg87_mask_2;
178 
179     struct {
180         RK_U32  sw_mask1_endx       : 11;
181         RK_U32  sw_mask1_endy       : 11;
182         RK_U32  sw_mask1_e          : 1;
183         RK_U32  sw_ext_orig_width   : 9;
184     } reg88_mask_1_size;
185 
186     struct {
187         RK_U32  sw_mask2_endx       : 11;
188         RK_U32  sw_mask2_endy       : 11;
189         RK_U32  sw_mask2_e          : 1;
190         RK_U32  reserved0           : 9;
191     } reg89_mask_2_size;
192 
193     struct {
194         RK_U32  sw_down_cross       : 11;
195         RK_U32  reserved1           : 4;
196         RK_U32  sw_up_cross         : 11;
197         RK_U32  sw_down_cross_e     : 1;
198         RK_U32  sw_up_cross_e       : 1;
199         RK_U32  sw_left_cross_e     : 1;
200         RK_U32  sw_right_cross_e    : 1;
201         RK_U32  reserved0           : 2;
202     } reg90_pip_1;
203 
204     struct {
205         RK_U32  sw_left_cross       : 11;
206         RK_U32  sw_right_cross      : 11;
207         RK_U32  sw_pp_tiled_mode    : 2;
208         RK_U32  sw_dither_select_b  : 2;
209         RK_U32  sw_dither_select_g  : 2;
210         RK_U32  sw_dither_select_r  : 2;
211     } reg91_pip_2;
212 
213     struct {
214         RK_U32  sw_display_width    : 12;
215         RK_U32  reserved0           : 8;
216         RK_U32  sw_crop_startx_ext  : 3;
217         RK_U32  sw_crop_starty_ext  : 3;
218         RK_U32  sw_pp_in_w_ext      : 3;
219         RK_U32  sw_pp_in_h_ext      : 3;
220     } reg92_display;
221 
222     RK_U32 reg93_ablend1_base;
223     RK_U32 reg94_ablend2_base;
224     RK_U32 reg95_ablend2_scanl;
225 
226     RK_U32 reg96_reg97[2];
227 
228     struct {
229         RK_U32  sw_pp_out_w_ext     : 1;
230         RK_U32  sw_pp_out_h_ext     : 1;
231         RK_U32  reserved            : 30;
232     } reg98_pp_out_ext;
233 
234     RK_U32 reg99_fuse;
235     RK_U32 reg100_synthesis;
236 } post_processor_reg;
237 
238 typedef struct  {
239     struct {
240         RK_U32  build_version   : 3;
241         RK_U32  product_IDen    : 1;
242         RK_U32  minor_version   : 8;
243         RK_U32  major_version   : 4;
244         RK_U32  product_numer   : 16;
245     } reg0_id;
246 
247     struct {
248         RK_U32  sw_dec_e            : 1;
249         RK_U32  reserved4           : 3;
250         RK_U32  sw_dec_irq_dis      : 1;
251         RK_U32  reserved3           : 3;
252         RK_U32  sw_dec_irq          : 1;
253         RK_U32  reserved2           : 3;
254         RK_U32  sw_dec_rdy_int      : 1;
255         RK_U32  sw_dec_bus_int      : 1;
256         RK_U32  sw_dec_buffer_int   : 1;
257         RK_U32  sw_dec_aso_int      : 1;
258         RK_U32  sw_dec_error_int    : 1;
259         RK_U32  sw_dec_slice_int    : 1;
260         RK_U32  sw_dec_timeout      : 1;
261         RK_U32  reserved1           : 5;
262         RK_U32  sw_dec_pic_inf      : 1;
263         RK_U32  reserved0           : 7;
264     } reg1_interrupt;
265 
266     struct {
267         RK_U32  sw_dec_max_burst    : 5;
268         RK_U32  sw_dec_scmd_dis     : 1;
269         RK_U32  sw_dec_adv_pre_dis  : 1;
270         RK_U32  sw_priority_mode    : 1; /* Not used */
271         RK_U32  sw_dec_out_endian   : 1;
272         RK_U32  sw_dec_in_endian    : 1;
273         RK_U32  sw_dec_clk_gate_e   : 1;
274         RK_U32  sw_dec_latency      : 6;
275         RK_U32  sw_dec_out_tiled_e  : 1;
276         RK_U32  sw_dec_data_disc_e  : 1;
277         RK_U32  sw_dec_outswap32_e  : 1;
278         RK_U32  sw_dec_inswap32_e   : 1;
279         RK_U32  sw_dec_strendian_e  : 1;
280         RK_U32  sw_dec_strswap32_e  : 1;
281         RK_U32  sw_dec_timeout_e    : 1;
282         RK_U32  sw_dec_axi_rn_id    : 8;
283     } reg2_dec_ctrl;
284 
285     struct {
286         RK_U32  sw_dec_axi_wr_id    : 8;
287         RK_U32  sw_dec_ahb_hlock_e  : 1; /* Not used */
288         RK_U32  sw_picord_count_e   : 1;
289         RK_U32  sw_seq_mbaff_e      : 1;
290         RK_U32  sw_reftopfirst_e    : 1;
291         RK_U32  sw_write_mvs_e      : 1;
292         RK_U32  sw_pic_fixed_quant  : 1;
293         RK_U32  sw_filtering_dis    : 1;
294         RK_U32  sw_dec_out_dis      : 1;
295         RK_U32  sw_ref_topfield_e   : 1;
296         RK_U32  sw_sorenson_e       : 1;
297         RK_U32  sw_fwd_interlace_e  : 1;
298         RK_U32  sw_pic_topfield_e   : 1;
299         RK_U32  sw_pic_inter_e      : 1;
300         RK_U32  sw_pic_b_e          : 1;
301         RK_U32  sw_pic_fieldmode_e  : 1;
302         RK_U32  sw_pic_interlace_e  : 1;
303         RK_U32  sw_pjpeg_e          : 1;
304         RK_U32  sw_divx3_e          : 1; /* Not used */
305         RK_U32  sw_skip_mode        : 1;
306         RK_U32  sw_rlc_mode_e       : 1;
307         RK_U32  sw_dec_mode         : 4;
308     } reg3;
309 
310     struct {
311         RK_U32  sw_pic_mb_h_ext     : 3;
312         RK_U32  sw_pic_mb_w_ext     : 3;
313         RK_U32  sw_alt_scan_e       : 1;
314         RK_U32  sw_mb_height_off    : 4;
315         RK_U32  sw_pic_mb_height_p  : 8;
316         RK_U32  sw_mb_width_off     : 4;
317         RK_U32  sw_pic_mb_width     : 9;
318     } reg4;
319 
320     /* stream decoding table selects */
321     struct {
322         RK_U32  sw_cb_dc_vlctable3 : 1;
323         RK_U32  sw_cr_dc_vlctable3 : 1;
324         RK_U32  sw_cb_dc_vlctable  : 1;
325         RK_U32  sw_cr_dc_vlctable  : 1;
326         RK_U32  sw_cb_ac_vlctable  : 1;
327         RK_U32  sw_cr_ac_vlctable  : 1;
328         RK_U32  sw_jpeg_stream_all : 1;
329         RK_U32  sw_jpeg_filright_e : 1;
330         RK_U32  sw_jpeg_mode       : 3;
331         RK_U32  sw_jpeg_qtables    : 2;
332         RK_U32  reserved0          : 12;
333         RK_U32  sw_sync_marker_e   : 1;
334         RK_U32  sw_strm0_start_bit : 6;
335     } reg5;
336 
337     struct {
338         RK_U32  sw_stream_len       : 24;
339         RK_U32  sw_ch_8pix_ileav_e  : 1;
340         RK_U32  sw_init_qp          : 6;
341         RK_U32  sw_start_code_e     : 1;
342     } reg6_stream_info;
343 
344     struct {
345         RK_U32  sw_pjpeg_se         : 8;
346         RK_U32  sw_pjpeg_ss         : 8;
347         RK_U32  sw_pjpeg_al         : 4;
348         RK_U32  sw_pjpeg_ah         : 4;
349         RK_U32  sw_pjpeg_hdiv8      : 1;
350         RK_U32  sw_pjpeg_wdiv8      : 1;
351         RK_U32  sw_pjpeg_fildown_e  : 1;
352         RK_U32  reserved0           : 5;
353     } reg7;
354 
355     struct {
356         RK_U32  sw_pjpeg_rest_freq  : 16;
357         RK_U32  reserved0           : 16;
358     } reg8;
359 
360     /* Not used for JPEG */
361     struct {
362         RK_U32  sw_stream1_len      : 24;
363         RK_U32  sw_coeffs_part_am   : 4;
364         RK_U32  reserved0           : 4;
365     } reg9;
366 
367     /* Not used for JPEG */
368     RK_U32 reg10_segment_map_base;
369 
370     /* Not used for JPEG */
371     struct {
372         RK_U32  sw_dct_start_bit_7   : 6;
373         RK_U32  sw_dct_start_bit_6   : 6;
374         RK_U32  sw_dct_start_bit_5   : 6;
375         RK_U32  sw_dct_start_bit_4   : 6;
376         RK_U32  sw_dct_start_bit_3   : 6;
377         RK_U32  reserved0            : 2;
378     } reg11;
379 
380     /* sw_rlc_vlc_base */
381     RK_U32      reg12_input_stream_base;
382     /* sw_dec_out_base */
383     RK_U32      reg13_cur_pic_base; /* Decoder output base */
384     RK_U32      reg14_sw_jpg_ch_out_base; /* sw_ch_out_base */
385 
386     struct {
387         RK_U32  sw_jpeg_slice_h      : 8;
388         RK_U32  sw_roi_en            : 1;
389         RK_U32  sw_roi_decode        : 1;
390         RK_U32  sw_roi_out_sel       : 2;
391         RK_U32  sw_roi_distance      : 4;
392         RK_U32  sw_roi_sample_size   : 2;
393         RK_U32  sw_jpegroi_in_swap32 : 1;
394         RK_U32  sw_jpegroi_in_endian : 1;
395         RK_U32  sw_jpeg_height8_flag : 1;
396         RK_U32  reserved0            : 11;
397     } reg15;
398 
399     struct {
400         RK_U32  sw_ac1_code1_cnt     : 2;
401         RK_U32  reserved3            : 1;
402         RK_U32  sw_ac1_code2_cnt     : 3;
403         RK_U32  reserved2            : 1;
404         RK_U32  sw_ac1_code3_cnt     : 4;
405         RK_U32  sw_ac1_code4_cnt     : 5;
406         RK_U32  sw_ac1_code5_cnt     : 6;
407         RK_U32  reserved1            : 2;
408         RK_U32  sw_ac1_code6_cnt     : 7;
409         RK_U32  reserved0            : 1;
410     } reg16;
411 
412     struct {
413         RK_U32  sw_ac1_code7_cnt     : 8;
414         RK_U32  sw_ac1_code8_cnt     : 8;
415         RK_U32  sw_ac1_code9_cnt     : 8;
416         RK_U32  sw_ac1_code10_cnt    : 8;
417     } reg17;
418 
419     struct {
420         RK_U32  sw_ac1_code11_cnt    : 8;
421         RK_U32  sw_ac1_code12_cnt    : 8;
422         RK_U32  sw_ac1_code13_cnt    : 8;
423         RK_U32  sw_ac1_code14_cnt    : 8;
424     } reg18;
425 
426     struct {
427         RK_U32  sw_ac1_code15_cnt    : 8;
428         RK_U32  sw_ac1_code16_cnt    : 8;
429         RK_U32  sw_ac2_code1_cnt     : 2;
430         RK_U32  reserved1            : 1;
431         RK_U32  sw_ac2_code2_cnt     : 3;
432         RK_U32  reserved0            : 1;
433         RK_U32  sw_ac2_code3_cnt     : 4;
434         RK_U32  sw_ac2_code4_cnt     : 5;
435     } reg19;
436 
437     struct {
438         RK_U32  sw_ac2_code5_cnt     : 6;
439         RK_U32  reserved1            : 2;
440         RK_U32  sw_ac2_code6_cnt     : 7;
441         RK_U32  reserved0            : 1;
442         RK_U32  sw_ac2_code7_cnt     : 8;
443         RK_U32  sw_ac2_code8_cnt     : 8;
444     } reg20;
445 
446     struct {
447         RK_U32  sw_ac2_code9_cnt     : 8;
448         RK_U32  sw_ac2_code10_cnt    : 8;
449         RK_U32  sw_ac2_code11_cnt    : 8;
450         RK_U32  sw_ac2_code12_cnt    : 8;
451     } reg21;
452 
453     struct {
454         RK_U32  sw_ac2_code13_cnt    : 8;
455         RK_U32  sw_ac2_code14_cnt    : 8;
456         RK_U32  sw_ac2_code15_cnt    : 8;
457         RK_U32  sw_ac2_code16_cnt    : 8;
458     } reg22;
459 
460     struct {
461         RK_U32  sw_dc1_code1_cnt     : 2;
462         RK_U32  reserved1            : 2;
463         RK_U32  sw_dc1_code2_cnt     : 3;
464         RK_U32  reserved0            : 1;
465         RK_U32  sw_dc1_code3_cnt     : 4;
466         RK_U32  sw_dc1_code4_cnt     : 4;
467         RK_U32  sw_dc1_code5_cnt     : 4;
468         RK_U32  sw_dc1_code6_cnt     : 4;
469         RK_U32  sw_dc1_code7_cnt     : 4;
470         RK_U32  sw_dc1_code8_cnt     : 4;
471     } reg23;
472 
473     struct {
474         RK_U32  sw_dc1_code9_cnt     : 4;
475         RK_U32  sw_dc1_code10_cnt    : 4;
476         RK_U32  sw_dc1_code11_cnt    : 4;
477         RK_U32  sw_dc1_code12_cnt    : 4;
478         RK_U32  sw_dc1_code13_cnt    : 4;
479         RK_U32  sw_dc1_code14_cnt    : 4;
480         RK_U32  sw_dc1_code15_cnt    : 4;
481         RK_U32  sw_dc1_code16_cnt    : 4;
482     } reg24;
483 
484     struct {
485         RK_U32  sw_dc2_code1_cnt     : 2;
486         RK_U32  reserved1            : 2;
487         RK_U32  sw_dc2_code2_cnt     : 3;
488         RK_U32  reserved0            : 1;
489         RK_U32  sw_dc2_code3_cnt     : 4;
490         RK_U32  sw_dc2_code4_cnt     : 4;
491         RK_U32  sw_dc2_code5_cnt     : 4;
492         RK_U32  sw_dc2_code6_cnt     : 4;
493         RK_U32  sw_dc2_code7_cnt     : 4;
494         RK_U32  sw_dc2_code8_cnt     : 4;
495     } reg25;
496 
497     struct {
498         RK_U32  sw_dc2_code9_cnt     : 4;
499         RK_U32  sw_dc2_code10_cnt    : 4;
500         RK_U32  sw_dc2_code11_cnt    : 4;
501         RK_U32  sw_dc2_code12_cnt    : 4;
502         RK_U32  sw_dc2_code13_cnt    : 4;
503         RK_U32  sw_dc2_code14_cnt    : 4;
504         RK_U32  sw_dc2_code15_cnt    : 4;
505         RK_U32  sw_dc2_code16_cnt    : 4;
506     } reg26;
507 
508     struct {
509         RK_U32  sw_dc3_code1_cnt     : 2;
510         RK_U32  reserved1            : 2;
511         RK_U32  sw_dc3_code2_cnt     : 3;
512         RK_U32  reserved0            : 1;
513         RK_U32  sw_dc3_code3_cnt     : 4;
514         RK_U32  sw_dc3_code4_cnt     : 4;
515         RK_U32  sw_dc3_code5_cnt     : 4;
516         RK_U32  sw_dc3_code6_cnt     : 4;
517         RK_U32  sw_dc3_code7_cnt     : 4;
518         RK_U32  sw_dc3_code8_cnt     : 4;
519     } reg27;
520 
521     struct {
522         RK_U32  sw_dc3_code9_cnt     : 4;
523         RK_U32  sw_dc3_code10_cnt    : 4;
524         RK_U32  sw_dc3_code11_cnt    : 4;
525         RK_U32  sw_dc3_code12_cnt    : 4;
526         RK_U32  sw_dc3_code13_cnt    : 4;
527         RK_U32  sw_dc3_code14_cnt    : 4;
528         RK_U32  sw_dc3_code15_cnt    : 4;
529         RK_U32  sw_dc3_code16_cnt    : 4;
530     } reg28;
531 
532     /* Not used for JPEG */
533     RK_U32 reg29_reg39[11]; /* reg29 - reg39 */
534 
535     RK_U32      reg40_qtable_base;
536     RK_U32      reg41_directmv_base;
537     RK_U32      reg42_pjpeg_dccb_base;
538     RK_U32      reg43_pjpeg_dccr_base;
539 
540     /* Not used for JPEG */
541     RK_U32 reg44_reg50[7]; /* reg44 - reg50 */
542 
543     /* Not used for JPEG */
544     struct {
545         RK_U32  sw_refbu_y_offset   : 9;
546         RK_U32  reserved0           : 3;
547         RK_U32  sw_refbu_fparmod_e  : 1;
548         RK_U32  sw_refbu_eval_e     : 1;
549         RK_U32  sw_refbu_picid      : 5;
550         RK_U32  sw_refbu_thr        : 12;
551         RK_U32  sw_refbu_e          : 1;
552     } reg51_refpicbuf_ctrl;
553 
554     /* Not used for JPEG */
555     struct {
556         RK_U32  sw_refbu_intra_sum  : 16;
557         RK_U32  sw_refbu_hit_sum    : 16;
558     } reg52_sum_inf;
559 
560     /* Not used for JPEG */
561     struct {
562         RK_U32  sw_refbu_mv_sum     : 22;
563         RK_U32  reserved0           : 10;
564     } reg53_sum_mv;
565 
566     /* Not used for JPEG */
567     struct {
568         RK_U32  reserved0           : 17;
569         RK_U32  sw_dec_tiled_l      : 2; /* sw_priority_mode */
570         RK_U32  sw_dec_vp8snap_e    : 1;
571         RK_U32  sw_dec_mvc_prof     : 2;
572         RK_U32  sw_dec_avs_prof     : 1;
573         RK_U32  sw_dec_vp8_prof     : 1;
574         RK_U32  sw_dec_vp7_prof     : 1;
575         RK_U32  sw_dec_rtl_rom      : 1;
576         RK_U32  sw_dec_rv_prof      : 2;
577         RK_U32  sw_ref_buff2_exist  : 1;
578         RK_U32  reserved            : 1;
579         RK_U32  sw_dec_refbu_ilace  : 1;
580         RK_U32  sw_dec_jpeg_exten   : 1;
581     } reg54_synthesis_cfg;
582 
583     /* Not used for JPEG */
584     struct {
585         RK_U32  sw_apf_threshold    : 14;
586         RK_U32  sw_refbu2_picid     : 5;
587         RK_U32  sw_refbu2_thr       : 12;
588         RK_U32  sw_refbu2_buf_e     : 1;
589     } reg55;
590 
591     /* Not used for JPEG */
592     struct {
593         RK_U32  sw_refbu_bot_sum    : 16;
594         RK_U32  sw_refbu_top_sum    : 16;
595     } reg56_sum_of_partitions;
596 
597     RK_U32      reg57_decoder_fuse; /* Not used */
598     RK_U32      reg58_debug;
599 
600     /* Not used for JPEG */
601     RK_U32      reg59_addit_ch_st_base;
602     post_processor_reg  post;
603 } JpegRegSet;
604 
605 typedef struct JpegdIocRegInfo_t {
606     JpegRegSet             regs;
607 
608     /* vepu_reg_num - vdpu_reg_num */
609     RK_U32                 regs_diff[164 - JPEGD_REG_NUM];
610     RK_U8                  extra_info[EXTRA_INFO_SIZE];
611 } JpegdIocRegInfo;
612 
613 #endif
614