1 // SPDX-License-Identifier: GPL-2.0
2 /*
3 * Synopsys DesignWare PCIe Endpoint controller driver
4 *
5 * Copyright (C) 2017 Texas Instruments
6 * Author: Kishon Vijay Abraham I <kishon@ti.com>
7 */
8
9 #include <linux/of.h>
10
11 #include "pcie-designware.h"
12 #include <linux/pci-epc.h>
13 #include <linux/pci-epf.h>
14
15 #include "../../pci.h"
16
dw_pcie_ep_linkup(struct dw_pcie_ep * ep)17 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
18 {
19 struct pci_epc *epc = ep->epc;
20
21 pci_epc_linkup(epc);
22 }
23 EXPORT_SYMBOL_GPL(dw_pcie_ep_linkup);
24
dw_pcie_ep_init_notify(struct dw_pcie_ep * ep)25 void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep)
26 {
27 struct pci_epc *epc = ep->epc;
28
29 pci_epc_init_notify(epc);
30 }
31 EXPORT_SYMBOL_GPL(dw_pcie_ep_init_notify);
32
33 struct dw_pcie_ep_func *
dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep * ep,u8 func_no)34 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no)
35 {
36 struct dw_pcie_ep_func *ep_func;
37
38 list_for_each_entry(ep_func, &ep->func_list, list) {
39 if (ep_func->func_no == func_no)
40 return ep_func;
41 }
42
43 return NULL;
44 }
45
dw_pcie_ep_func_select(struct dw_pcie_ep * ep,u8 func_no)46 static unsigned int dw_pcie_ep_func_select(struct dw_pcie_ep *ep, u8 func_no)
47 {
48 unsigned int func_offset = 0;
49
50 if (ep->ops->func_conf_select)
51 func_offset = ep->ops->func_conf_select(ep, func_no);
52
53 return func_offset;
54 }
55
__dw_pcie_ep_reset_bar(struct dw_pcie * pci,u8 func_no,enum pci_barno bar,int flags)56 static void __dw_pcie_ep_reset_bar(struct dw_pcie *pci, u8 func_no,
57 enum pci_barno bar, int flags)
58 {
59 u32 reg;
60 unsigned int func_offset = 0;
61 struct dw_pcie_ep *ep = &pci->ep;
62
63 func_offset = dw_pcie_ep_func_select(ep, func_no);
64
65 reg = func_offset + PCI_BASE_ADDRESS_0 + (4 * bar);
66 dw_pcie_dbi_ro_wr_en(pci);
67 dw_pcie_writel_dbi2(pci, reg, 0x0);
68 dw_pcie_writel_dbi(pci, reg, 0x0);
69 if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
70 dw_pcie_writel_dbi2(pci, reg + 4, 0x0);
71 dw_pcie_writel_dbi(pci, reg + 4, 0x0);
72 }
73 dw_pcie_dbi_ro_wr_dis(pci);
74 }
75
dw_pcie_ep_reset_bar(struct dw_pcie * pci,enum pci_barno bar)76 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
77 {
78 u8 func_no, funcs;
79
80 funcs = pci->ep.epc->max_functions;
81
82 for (func_no = 0; func_no < funcs; func_no++)
83 __dw_pcie_ep_reset_bar(pci, func_no, bar, 0);
84 }
85
__dw_pcie_ep_find_next_cap(struct dw_pcie_ep * ep,u8 func_no,u8 cap_ptr,u8 cap)86 static u8 __dw_pcie_ep_find_next_cap(struct dw_pcie_ep *ep, u8 func_no,
87 u8 cap_ptr, u8 cap)
88 {
89 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
90 unsigned int func_offset = 0;
91 u8 cap_id, next_cap_ptr;
92 u16 reg;
93
94 if (!cap_ptr)
95 return 0;
96
97 func_offset = dw_pcie_ep_func_select(ep, func_no);
98
99 reg = dw_pcie_readw_dbi(pci, func_offset + cap_ptr);
100 cap_id = (reg & 0x00ff);
101
102 if (cap_id > PCI_CAP_ID_MAX)
103 return 0;
104
105 if (cap_id == cap)
106 return cap_ptr;
107
108 next_cap_ptr = (reg & 0xff00) >> 8;
109 return __dw_pcie_ep_find_next_cap(ep, func_no, next_cap_ptr, cap);
110 }
111
dw_pcie_ep_find_capability(struct dw_pcie_ep * ep,u8 func_no,u8 cap)112 static u8 dw_pcie_ep_find_capability(struct dw_pcie_ep *ep, u8 func_no, u8 cap)
113 {
114 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
115 unsigned int func_offset = 0;
116 u8 next_cap_ptr;
117 u16 reg;
118
119 func_offset = dw_pcie_ep_func_select(ep, func_no);
120
121 reg = dw_pcie_readw_dbi(pci, func_offset + PCI_CAPABILITY_LIST);
122 next_cap_ptr = (reg & 0x00ff);
123
124 return __dw_pcie_ep_find_next_cap(ep, func_no, next_cap_ptr, cap);
125 }
126 EXPORT_SYMBOL_GPL(dw_pcie_ep_reset_bar);
127
dw_pcie_ep_write_header(struct pci_epc * epc,u8 func_no,struct pci_epf_header * hdr)128 static int dw_pcie_ep_write_header(struct pci_epc *epc, u8 func_no,
129 struct pci_epf_header *hdr)
130 {
131 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
132 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
133 unsigned int func_offset = 0;
134
135 func_offset = dw_pcie_ep_func_select(ep, func_no);
136
137 dw_pcie_dbi_ro_wr_en(pci);
138 dw_pcie_writew_dbi(pci, func_offset + PCI_VENDOR_ID, hdr->vendorid);
139 dw_pcie_writew_dbi(pci, func_offset + PCI_DEVICE_ID, hdr->deviceid);
140 dw_pcie_writeb_dbi(pci, func_offset + PCI_REVISION_ID, hdr->revid);
141 dw_pcie_writeb_dbi(pci, func_offset + PCI_CLASS_PROG, hdr->progif_code);
142 dw_pcie_writew_dbi(pci, func_offset + PCI_CLASS_DEVICE,
143 hdr->subclass_code | hdr->baseclass_code << 8);
144 dw_pcie_writeb_dbi(pci, func_offset + PCI_CACHE_LINE_SIZE,
145 hdr->cache_line_size);
146 dw_pcie_writew_dbi(pci, func_offset + PCI_SUBSYSTEM_VENDOR_ID,
147 hdr->subsys_vendor_id);
148 dw_pcie_writew_dbi(pci, func_offset + PCI_SUBSYSTEM_ID, hdr->subsys_id);
149 dw_pcie_writeb_dbi(pci, func_offset + PCI_INTERRUPT_PIN,
150 hdr->interrupt_pin);
151 dw_pcie_dbi_ro_wr_dis(pci);
152
153 return 0;
154 }
155
dw_pcie_ep_inbound_atu(struct dw_pcie_ep * ep,u8 func_no,enum pci_barno bar,dma_addr_t cpu_addr,enum dw_pcie_as_type as_type)156 static int dw_pcie_ep_inbound_atu(struct dw_pcie_ep *ep, u8 func_no,
157 enum pci_barno bar, dma_addr_t cpu_addr,
158 enum dw_pcie_as_type as_type)
159 {
160 int ret;
161 u32 free_win;
162 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
163
164 free_win = find_first_zero_bit(ep->ib_window_map, ep->num_ib_windows);
165 if (free_win >= ep->num_ib_windows) {
166 dev_err(pci->dev, "No free inbound window\n");
167 return -EINVAL;
168 }
169
170 ret = dw_pcie_prog_inbound_atu(pci, func_no, free_win, bar, cpu_addr,
171 as_type);
172 if (ret < 0) {
173 dev_err(pci->dev, "Failed to program IB window\n");
174 return ret;
175 }
176
177 ep->bar_to_atu[bar] = free_win;
178 set_bit(free_win, ep->ib_window_map);
179
180 return 0;
181 }
182
dw_pcie_ep_outbound_atu(struct dw_pcie_ep * ep,u8 func_no,phys_addr_t phys_addr,u64 pci_addr,size_t size)183 static int dw_pcie_ep_outbound_atu(struct dw_pcie_ep *ep, u8 func_no,
184 phys_addr_t phys_addr,
185 u64 pci_addr, size_t size)
186 {
187 u32 free_win;
188 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
189
190 free_win = find_first_zero_bit(ep->ob_window_map, ep->num_ob_windows);
191 if (free_win >= ep->num_ob_windows) {
192 dev_err(pci->dev, "No free outbound window\n");
193 return -EINVAL;
194 }
195
196 dw_pcie_prog_ep_outbound_atu(pci, func_no, free_win, PCIE_ATU_TYPE_MEM,
197 phys_addr, pci_addr, size);
198
199 set_bit(free_win, ep->ob_window_map);
200 ep->outbound_addr[free_win] = phys_addr;
201
202 return 0;
203 }
204
dw_pcie_ep_clear_bar(struct pci_epc * epc,u8 func_no,struct pci_epf_bar * epf_bar)205 static void dw_pcie_ep_clear_bar(struct pci_epc *epc, u8 func_no,
206 struct pci_epf_bar *epf_bar)
207 {
208 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
209 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
210 enum pci_barno bar = epf_bar->barno;
211 u32 atu_index = ep->bar_to_atu[bar];
212
213 __dw_pcie_ep_reset_bar(pci, func_no, bar, epf_bar->flags);
214
215 dw_pcie_disable_atu(pci, atu_index, DW_PCIE_REGION_INBOUND);
216 clear_bit(atu_index, ep->ib_window_map);
217 ep->epf_bar[bar] = NULL;
218 }
219
dw_pcie_ep_set_bar(struct pci_epc * epc,u8 func_no,struct pci_epf_bar * epf_bar)220 static int dw_pcie_ep_set_bar(struct pci_epc *epc, u8 func_no,
221 struct pci_epf_bar *epf_bar)
222 {
223 int ret;
224 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
225 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
226 enum pci_barno bar = epf_bar->barno;
227 size_t size = epf_bar->size;
228 int flags = epf_bar->flags;
229 enum dw_pcie_as_type as_type;
230 u32 reg;
231 unsigned int func_offset = 0;
232
233 func_offset = dw_pcie_ep_func_select(ep, func_no);
234
235 reg = PCI_BASE_ADDRESS_0 + (4 * bar) + func_offset;
236
237 if (!(flags & PCI_BASE_ADDRESS_SPACE))
238 as_type = DW_PCIE_AS_MEM;
239 else
240 as_type = DW_PCIE_AS_IO;
241
242 ret = dw_pcie_ep_inbound_atu(ep, func_no, bar,
243 epf_bar->phys_addr, as_type);
244 if (ret)
245 return ret;
246
247 dw_pcie_dbi_ro_wr_en(pci);
248
249 dw_pcie_writel_dbi2(pci, reg, lower_32_bits(size - 1));
250 dw_pcie_writel_dbi(pci, reg, flags);
251
252 if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
253 dw_pcie_writel_dbi2(pci, reg + 4, upper_32_bits(size - 1));
254 dw_pcie_writel_dbi(pci, reg + 4, 0);
255 }
256
257 ep->epf_bar[bar] = epf_bar;
258 dw_pcie_dbi_ro_wr_dis(pci);
259
260 return 0;
261 }
262
dw_pcie_find_index(struct dw_pcie_ep * ep,phys_addr_t addr,u32 * atu_index)263 static int dw_pcie_find_index(struct dw_pcie_ep *ep, phys_addr_t addr,
264 u32 *atu_index)
265 {
266 u32 index;
267
268 for (index = 0; index < ep->num_ob_windows; index++) {
269 if (ep->outbound_addr[index] != addr)
270 continue;
271 *atu_index = index;
272 return 0;
273 }
274
275 return -EINVAL;
276 }
277
dw_pcie_ep_unmap_addr(struct pci_epc * epc,u8 func_no,phys_addr_t addr)278 static void dw_pcie_ep_unmap_addr(struct pci_epc *epc, u8 func_no,
279 phys_addr_t addr)
280 {
281 int ret;
282 u32 atu_index;
283 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
284 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
285
286 ret = dw_pcie_find_index(ep, addr, &atu_index);
287 if (ret < 0)
288 return;
289
290 dw_pcie_disable_atu(pci, atu_index, DW_PCIE_REGION_OUTBOUND);
291 clear_bit(atu_index, ep->ob_window_map);
292 }
293
dw_pcie_ep_map_addr(struct pci_epc * epc,u8 func_no,phys_addr_t addr,u64 pci_addr,size_t size)294 static int dw_pcie_ep_map_addr(struct pci_epc *epc, u8 func_no,
295 phys_addr_t addr,
296 u64 pci_addr, size_t size)
297 {
298 int ret;
299 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
300 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
301
302 ret = dw_pcie_ep_outbound_atu(ep, func_no, addr, pci_addr, size);
303 if (ret) {
304 dev_err(pci->dev, "Failed to enable address\n");
305 return ret;
306 }
307
308 return 0;
309 }
310
dw_pcie_ep_get_msi(struct pci_epc * epc,u8 func_no)311 static int dw_pcie_ep_get_msi(struct pci_epc *epc, u8 func_no)
312 {
313 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
314 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
315 u32 val, reg;
316 unsigned int func_offset = 0;
317 struct dw_pcie_ep_func *ep_func;
318
319 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
320 if (!ep_func || !ep_func->msi_cap)
321 return -EINVAL;
322
323 func_offset = dw_pcie_ep_func_select(ep, func_no);
324
325 reg = ep_func->msi_cap + func_offset + PCI_MSI_FLAGS;
326 val = dw_pcie_readw_dbi(pci, reg);
327 if (!(val & PCI_MSI_FLAGS_ENABLE))
328 return -EINVAL;
329
330 val = (val & PCI_MSI_FLAGS_QSIZE) >> 4;
331
332 return val;
333 }
334
dw_pcie_ep_set_msi(struct pci_epc * epc,u8 func_no,u8 interrupts)335 static int dw_pcie_ep_set_msi(struct pci_epc *epc, u8 func_no, u8 interrupts)
336 {
337 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
338 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
339 u32 val, reg;
340 unsigned int func_offset = 0;
341 struct dw_pcie_ep_func *ep_func;
342
343 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
344 if (!ep_func || !ep_func->msi_cap)
345 return -EINVAL;
346
347 func_offset = dw_pcie_ep_func_select(ep, func_no);
348
349 reg = ep_func->msi_cap + func_offset + PCI_MSI_FLAGS;
350 val = dw_pcie_readw_dbi(pci, reg);
351 val &= ~PCI_MSI_FLAGS_QMASK;
352 val |= (interrupts << 1) & PCI_MSI_FLAGS_QMASK;
353 dw_pcie_dbi_ro_wr_en(pci);
354 dw_pcie_writew_dbi(pci, reg, val);
355 dw_pcie_dbi_ro_wr_dis(pci);
356
357 return 0;
358 }
359
dw_pcie_ep_get_msix(struct pci_epc * epc,u8 func_no)360 static int dw_pcie_ep_get_msix(struct pci_epc *epc, u8 func_no)
361 {
362 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
363 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
364 u32 val, reg;
365 unsigned int func_offset = 0;
366 struct dw_pcie_ep_func *ep_func;
367
368 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
369 if (!ep_func || !ep_func->msix_cap)
370 return -EINVAL;
371
372 func_offset = dw_pcie_ep_func_select(ep, func_no);
373
374 reg = ep_func->msix_cap + func_offset + PCI_MSIX_FLAGS;
375 val = dw_pcie_readw_dbi(pci, reg);
376 if (!(val & PCI_MSIX_FLAGS_ENABLE))
377 return -EINVAL;
378
379 val &= PCI_MSIX_FLAGS_QSIZE;
380
381 return val;
382 }
383
dw_pcie_ep_set_msix(struct pci_epc * epc,u8 func_no,u16 interrupts,enum pci_barno bir,u32 offset)384 static int dw_pcie_ep_set_msix(struct pci_epc *epc, u8 func_no, u16 interrupts,
385 enum pci_barno bir, u32 offset)
386 {
387 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
388 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
389 u32 val, reg;
390 unsigned int func_offset = 0;
391 struct dw_pcie_ep_func *ep_func;
392
393 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
394 if (!ep_func || !ep_func->msix_cap)
395 return -EINVAL;
396
397 dw_pcie_dbi_ro_wr_en(pci);
398
399 func_offset = dw_pcie_ep_func_select(ep, func_no);
400
401 reg = ep_func->msix_cap + func_offset + PCI_MSIX_FLAGS;
402 val = dw_pcie_readw_dbi(pci, reg);
403 val &= ~PCI_MSIX_FLAGS_QSIZE;
404 val |= interrupts;
405 dw_pcie_writew_dbi(pci, reg, val);
406
407 reg = ep_func->msix_cap + func_offset + PCI_MSIX_TABLE;
408 val = offset | bir;
409 dw_pcie_writel_dbi(pci, reg, val);
410
411 reg = ep_func->msix_cap + func_offset + PCI_MSIX_PBA;
412 val = (offset + (interrupts * PCI_MSIX_ENTRY_SIZE)) | bir;
413 dw_pcie_writel_dbi(pci, reg, val);
414
415 dw_pcie_dbi_ro_wr_dis(pci);
416
417 return 0;
418 }
419
dw_pcie_ep_raise_irq(struct pci_epc * epc,u8 func_no,enum pci_epc_irq_type type,u16 interrupt_num)420 static int dw_pcie_ep_raise_irq(struct pci_epc *epc, u8 func_no,
421 enum pci_epc_irq_type type, u16 interrupt_num)
422 {
423 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
424
425 if (!ep->ops->raise_irq)
426 return -EINVAL;
427
428 return ep->ops->raise_irq(ep, func_no, type, interrupt_num);
429 }
430
dw_pcie_ep_stop(struct pci_epc * epc)431 static void dw_pcie_ep_stop(struct pci_epc *epc)
432 {
433 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
434 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
435
436 if (!pci->ops->stop_link)
437 return;
438
439 pci->ops->stop_link(pci);
440 }
441
dw_pcie_ep_start(struct pci_epc * epc)442 static int dw_pcie_ep_start(struct pci_epc *epc)
443 {
444 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
445 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
446
447 if (!pci->ops->start_link)
448 return -EINVAL;
449
450 return pci->ops->start_link(pci);
451 }
452
453 static const struct pci_epc_features*
dw_pcie_ep_get_features(struct pci_epc * epc,u8 func_no)454 dw_pcie_ep_get_features(struct pci_epc *epc, u8 func_no)
455 {
456 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
457
458 if (!ep->ops->get_features)
459 return NULL;
460
461 return ep->ops->get_features(ep);
462 }
463
464 static const struct pci_epc_ops epc_ops = {
465 .write_header = dw_pcie_ep_write_header,
466 .set_bar = dw_pcie_ep_set_bar,
467 .clear_bar = dw_pcie_ep_clear_bar,
468 .map_addr = dw_pcie_ep_map_addr,
469 .unmap_addr = dw_pcie_ep_unmap_addr,
470 .set_msi = dw_pcie_ep_set_msi,
471 .get_msi = dw_pcie_ep_get_msi,
472 .set_msix = dw_pcie_ep_set_msix,
473 .get_msix = dw_pcie_ep_get_msix,
474 .raise_irq = dw_pcie_ep_raise_irq,
475 .start = dw_pcie_ep_start,
476 .stop = dw_pcie_ep_stop,
477 .get_features = dw_pcie_ep_get_features,
478 };
479
dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep * ep,u8 func_no)480 int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
481 {
482 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
483 struct device *dev = pci->dev;
484
485 dev_err(dev, "EP cannot trigger legacy IRQs\n");
486
487 return -EINVAL;
488 }
489 EXPORT_SYMBOL_GPL(dw_pcie_ep_raise_legacy_irq);
490
dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep * ep,u8 func_no,u8 interrupt_num)491 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
492 u8 interrupt_num)
493 {
494 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
495 struct dw_pcie_ep_func *ep_func;
496 struct pci_epc *epc = ep->epc;
497 unsigned int aligned_offset;
498 unsigned int func_offset = 0;
499 u16 msg_ctrl, msg_data;
500 u32 msg_addr_lower, msg_addr_upper, reg;
501 u64 msg_addr;
502 bool has_upper;
503 int ret;
504
505 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
506 if (!ep_func || !ep_func->msi_cap)
507 return -EINVAL;
508
509 func_offset = dw_pcie_ep_func_select(ep, func_no);
510
511 /* Raise MSI per the PCI Local Bus Specification Revision 3.0, 6.8.1. */
512 reg = ep_func->msi_cap + func_offset + PCI_MSI_FLAGS;
513 msg_ctrl = dw_pcie_readw_dbi(pci, reg);
514 has_upper = !!(msg_ctrl & PCI_MSI_FLAGS_64BIT);
515 reg = ep_func->msi_cap + func_offset + PCI_MSI_ADDRESS_LO;
516 msg_addr_lower = dw_pcie_readl_dbi(pci, reg);
517 if (has_upper) {
518 reg = ep_func->msi_cap + func_offset + PCI_MSI_ADDRESS_HI;
519 msg_addr_upper = dw_pcie_readl_dbi(pci, reg);
520 reg = ep_func->msi_cap + func_offset + PCI_MSI_DATA_64;
521 msg_data = dw_pcie_readw_dbi(pci, reg);
522 } else {
523 msg_addr_upper = 0;
524 reg = ep_func->msi_cap + func_offset + PCI_MSI_DATA_32;
525 msg_data = dw_pcie_readw_dbi(pci, reg);
526 }
527 aligned_offset = msg_addr_lower & (epc->mem->window.page_size - 1);
528 msg_addr = ((u64)msg_addr_upper) << 32 |
529 (msg_addr_lower & ~aligned_offset);
530 ret = dw_pcie_ep_map_addr(epc, func_no, ep->msi_mem_phys, msg_addr,
531 epc->mem->window.page_size);
532 if (ret)
533 return ret;
534
535 writel(msg_data | (interrupt_num - 1), ep->msi_mem + aligned_offset);
536
537 dw_pcie_ep_unmap_addr(epc, func_no, ep->msi_mem_phys);
538
539 return 0;
540 }
541 EXPORT_SYMBOL_GPL(dw_pcie_ep_raise_msi_irq);
542
dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep * ep,u8 func_no,u16 interrupt_num)543 int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no,
544 u16 interrupt_num)
545 {
546 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
547 struct dw_pcie_ep_func *ep_func;
548 u32 msg_data;
549
550 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
551 if (!ep_func || !ep_func->msix_cap)
552 return -EINVAL;
553
554 msg_data = (func_no << PCIE_MSIX_DOORBELL_PF_SHIFT) |
555 (interrupt_num - 1);
556
557 dw_pcie_writel_dbi(pci, PCIE_MSIX_DOORBELL, msg_data);
558
559 return 0;
560 }
561
dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep * ep,u8 func_no,u16 interrupt_num)562 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
563 u16 interrupt_num)
564 {
565 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
566 struct dw_pcie_ep_func *ep_func;
567 struct pci_epf_msix_tbl *msix_tbl;
568 struct pci_epc *epc = ep->epc;
569 unsigned int func_offset = 0;
570 u32 reg, msg_data, vec_ctrl;
571 unsigned int aligned_offset;
572 u32 tbl_offset;
573 u64 msg_addr;
574 int ret;
575 u8 bir;
576
577 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
578 if (!ep_func || !ep_func->msix_cap)
579 return -EINVAL;
580
581 func_offset = dw_pcie_ep_func_select(ep, func_no);
582
583 reg = ep_func->msix_cap + func_offset + PCI_MSIX_TABLE;
584 tbl_offset = dw_pcie_readl_dbi(pci, reg);
585 bir = (tbl_offset & PCI_MSIX_TABLE_BIR);
586 tbl_offset &= PCI_MSIX_TABLE_OFFSET;
587
588 msix_tbl = ep->epf_bar[bir]->addr + tbl_offset;
589 msg_addr = msix_tbl[(interrupt_num - 1)].msg_addr;
590 msg_data = msix_tbl[(interrupt_num - 1)].msg_data;
591 vec_ctrl = msix_tbl[(interrupt_num - 1)].vector_ctrl;
592
593 if (vec_ctrl & PCI_MSIX_ENTRY_CTRL_MASKBIT) {
594 dev_dbg(pci->dev, "MSI-X entry ctrl set\n");
595 return -EPERM;
596 }
597
598 aligned_offset = msg_addr & (epc->mem->window.page_size - 1);
599 ret = dw_pcie_ep_map_addr(epc, func_no, ep->msi_mem_phys, msg_addr,
600 epc->mem->window.page_size);
601 if (ret)
602 return ret;
603
604 writel(msg_data, ep->msi_mem + aligned_offset);
605
606 dw_pcie_ep_unmap_addr(epc, func_no, ep->msi_mem_phys);
607
608 return 0;
609 }
610 EXPORT_SYMBOL_GPL(dw_pcie_ep_raise_msix_irq);
611
dw_pcie_ep_exit(struct dw_pcie_ep * ep)612 void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
613 {
614 struct pci_epc *epc = ep->epc;
615
616 pci_epc_mem_free_addr(epc, ep->msi_mem_phys, ep->msi_mem,
617 epc->mem->window.page_size);
618
619 pci_epc_mem_exit(epc);
620 }
621
dw_pcie_ep_find_ext_capability(struct dw_pcie * pci,int cap)622 static unsigned int dw_pcie_ep_find_ext_capability(struct dw_pcie *pci, int cap)
623 {
624 u32 header;
625 int pos = PCI_CFG_SPACE_SIZE;
626
627 while (pos) {
628 header = dw_pcie_readl_dbi(pci, pos);
629 if (PCI_EXT_CAP_ID(header) == cap)
630 return pos;
631
632 pos = PCI_EXT_CAP_NEXT(header);
633 if (!pos)
634 break;
635 }
636
637 return 0;
638 }
639
dw_pcie_ep_init_complete(struct dw_pcie_ep * ep)640 int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep)
641 {
642 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
643 unsigned int offset;
644 unsigned int nbars;
645 u8 hdr_type;
646 u32 reg;
647 int i;
648
649 hdr_type = dw_pcie_readb_dbi(pci, PCI_HEADER_TYPE) &
650 PCI_HEADER_TYPE_MASK;
651 if (hdr_type != PCI_HEADER_TYPE_NORMAL) {
652 dev_err(pci->dev,
653 "PCIe controller is not set to EP mode (hdr_type:0x%x)!\n",
654 hdr_type);
655 return -EIO;
656 }
657
658 offset = dw_pcie_ep_find_ext_capability(pci, PCI_EXT_CAP_ID_REBAR);
659
660 dw_pcie_dbi_ro_wr_en(pci);
661
662 if (offset) {
663 reg = dw_pcie_readl_dbi(pci, offset + PCI_REBAR_CTRL);
664 nbars = (reg & PCI_REBAR_CTRL_NBAR_MASK) >>
665 PCI_REBAR_CTRL_NBAR_SHIFT;
666
667 for (i = 0; i < nbars; i++, offset += PCI_REBAR_CTRL)
668 dw_pcie_writel_dbi(pci, offset + PCI_REBAR_CAP, 0x0);
669 }
670
671 dw_pcie_setup(pci);
672 dw_pcie_dbi_ro_wr_dis(pci);
673
674 return 0;
675 }
676 EXPORT_SYMBOL_GPL(dw_pcie_ep_init_complete);
677
dw_pcie_ep_init(struct dw_pcie_ep * ep)678 int dw_pcie_ep_init(struct dw_pcie_ep *ep)
679 {
680 int ret;
681 void *addr;
682 u8 func_no;
683 struct pci_epc *epc;
684 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
685 struct device *dev = pci->dev;
686 struct device_node *np = dev->of_node;
687 const struct pci_epc_features *epc_features;
688 struct dw_pcie_ep_func *ep_func;
689
690 INIT_LIST_HEAD(&ep->func_list);
691
692 if (!pci->dbi_base || !pci->dbi_base2) {
693 dev_err(dev, "dbi_base/dbi_base2 is not populated\n");
694 return -EINVAL;
695 }
696
697 ret = of_property_read_u32(np, "num-ib-windows", &ep->num_ib_windows);
698 if (ret < 0) {
699 dev_err(dev, "Unable to read *num-ib-windows* property\n");
700 return ret;
701 }
702 if (ep->num_ib_windows > MAX_IATU_IN) {
703 dev_err(dev, "Invalid *num-ib-windows*\n");
704 return -EINVAL;
705 }
706
707 ret = of_property_read_u32(np, "num-ob-windows", &ep->num_ob_windows);
708 if (ret < 0) {
709 dev_err(dev, "Unable to read *num-ob-windows* property\n");
710 return ret;
711 }
712 if (ep->num_ob_windows > MAX_IATU_OUT) {
713 dev_err(dev, "Invalid *num-ob-windows*\n");
714 return -EINVAL;
715 }
716
717 ep->ib_window_map = devm_kcalloc(dev,
718 BITS_TO_LONGS(ep->num_ib_windows),
719 sizeof(long),
720 GFP_KERNEL);
721 if (!ep->ib_window_map)
722 return -ENOMEM;
723
724 ep->ob_window_map = devm_kcalloc(dev,
725 BITS_TO_LONGS(ep->num_ob_windows),
726 sizeof(long),
727 GFP_KERNEL);
728 if (!ep->ob_window_map)
729 return -ENOMEM;
730
731 addr = devm_kcalloc(dev, ep->num_ob_windows, sizeof(phys_addr_t),
732 GFP_KERNEL);
733 if (!addr)
734 return -ENOMEM;
735 ep->outbound_addr = addr;
736
737 if (pci->link_gen < 1)
738 pci->link_gen = of_pci_get_max_link_speed(np);
739
740 epc = devm_pci_epc_create(dev, &epc_ops);
741 if (IS_ERR(epc)) {
742 dev_err(dev, "Failed to create epc device\n");
743 return PTR_ERR(epc);
744 }
745
746 ep->epc = epc;
747 epc_set_drvdata(epc, ep);
748
749 ret = of_property_read_u8(np, "max-functions", &epc->max_functions);
750 if (ret < 0)
751 epc->max_functions = 1;
752
753 for (func_no = 0; func_no < epc->max_functions; func_no++) {
754 ep_func = devm_kzalloc(dev, sizeof(*ep_func), GFP_KERNEL);
755 if (!ep_func)
756 return -ENOMEM;
757
758 ep_func->func_no = func_no;
759 ep_func->msi_cap = dw_pcie_ep_find_capability(ep, func_no,
760 PCI_CAP_ID_MSI);
761 ep_func->msix_cap = dw_pcie_ep_find_capability(ep, func_no,
762 PCI_CAP_ID_MSIX);
763
764 list_add_tail(&ep_func->list, &ep->func_list);
765 }
766
767 if (ep->ops->ep_init)
768 ep->ops->ep_init(ep);
769
770 ret = pci_epc_mem_init(epc, ep->phys_base, ep->addr_size,
771 ep->page_size);
772 if (ret < 0) {
773 dev_err(dev, "Failed to initialize address space\n");
774 return ret;
775 }
776
777 ep->msi_mem = pci_epc_mem_alloc_addr(epc, &ep->msi_mem_phys,
778 epc->mem->window.page_size);
779 if (!ep->msi_mem) {
780 ret = -ENOMEM;
781 dev_err(dev, "Failed to reserve memory for MSI/MSI-X\n");
782 goto err_exit_epc_mem;
783 }
784
785 if (ep->ops->get_features) {
786 epc_features = ep->ops->get_features(ep);
787 if (epc_features->core_init_notifier)
788 return 0;
789 }
790
791 ret = dw_pcie_ep_init_complete(ep);
792 if (ret)
793 goto err_free_epc_mem;
794
795 return 0;
796
797 err_free_epc_mem:
798 pci_epc_mem_free_addr(epc, ep->msi_mem_phys, ep->msi_mem,
799 epc->mem->window.page_size);
800
801 err_exit_epc_mem:
802 pci_epc_mem_exit(epc);
803
804 return ret;
805 }
806 EXPORT_SYMBOL_GPL(dw_pcie_ep_init);
807