xref: /OK3568_Linux_fs/external/mpp/mpp/hal/rkenc/common/vepu540c_common.h (revision 4882a59341e53eb6f0b4789bf948001014eff981)
1 /*
2  * Copyright 2022 Rockchip Electronics Co. LTD
3  *
4  * Licensed under the Apache License, Version 2.0 (the "License");
5  * you may not use this file except in compliance with the License.
6  * You may obtain a copy of the License at
7  *
8  *      http://www.apache.org/licenses/LICENSE-2.0
9  *
10  * Unless required by applicable law or agreed to in writing, software
11  * distributed under the License is distributed on an "AS IS" BASIS,
12  * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
13  * See the License for the specific language governing permissions and
14  * limitations under the License.
15  */
16 
17 #ifndef __VEPU540C_COMMON_H__
18 #define __VEPU540C_COMMON_H__
19 
20 #include "rk_venc_cmd.h"
21 #include "mpp_device.h"
22 
23 #define VEPU540C_CTL_OFFSET          (0 * sizeof(RK_U32))
24 #define VEPU540C_BASE_OFFSET         (156 * sizeof(RK_U32))
25 #define VEPU540C_RCROI_OFFSET        (1024 * sizeof(RK_U32))
26 #define VEPU540C_WEG_OFFSET          (1472 * sizeof(RK_U32))
27 #define VEPU540C_RDOCFG_OFFSET       (2048 * sizeof(RK_U32))
28 #define VEPU540C_SCLCFG_OFFSET       (2168 * sizeof(RK_U32))
29 #define VEPU540C_JPEGTAB_OFFSET      (2848 * sizeof(RK_U32))
30 
31 #define VEPU540C_OSD_OFFSET          (3072 * sizeof(RK_U32))
32 #define VEPU540C_STATUS_OFFSET       (4096 * sizeof(RK_U32))
33 #define VEPU540C_DEBUG_OFFSET        (5120 * sizeof(RK_U32))
34 #define VEPU540C_REG_BASE_HW_STATUS  0x2c
35 
36 #define VEPU540C_MAX_ROI_NUM         8
37 
38 typedef struct Vepu540cOnline_t {
39     /* 0x00000270 reg156 */
40     RK_U32 reg0156_adr_vsy_t;
41     /* 0x00000274 reg157 */
42     RK_U32 reg0157_adr_vsc_t;
43     /* 0x00000278 reg158 */
44     RK_U32 reg0158_adr_vsy_b;
45     /* 0x0000027c reg159 */
46     RK_U32 reg0159_adr_vsc_b;
47 } vepu540c_online;
48 
49 typedef struct IpRaw8_t {
50     RK_U8 intra_val[8];
51     RK_U8 inter_val[8];
52 } ip_raw8;
53 
54 typedef struct IpRaw32_16_t {
55     RK_U16 q_intra16[4];
56     RK_U16 q_intra32[2];
57     RK_U8  iq_intra16[4];
58 } ip_raw32_16;
59 
60 /* 0x000021e0 reg2168 - 0x00002c7c reg2847*/
61 typedef struct Vepu540cSclCfg_t {
62     /* 0x000021e0 reg2168 */
63     RK_U32  q_dc_y16;
64     RK_U32  q_dc_u16;
65     RK_U32  q_dc_v16;
66     RK_U32  q_dc_y32;
67     RK_U32  iq_dc_0;
68     RK_U32  iq_dc_1;
69     RK_U32  scal_clk_sel;
70 
71     /* 0x000021f8 reg2174 */
72     struct {
73         RK_U32 scal_clk_sel    : 1;
74         RK_U32 reserved        : 31;
75     } scal_cfg;
76     /* 0x21fc */
77     RK_U32 reserved_2175;
78     /* 0x00002200 reg2176 - 0x0000227c reg2207*/
79     RK_U16 q_intra_y8[64];
80     /* 0x00002280 reg2208 - 0x000022fc reg2239*/
81     RK_U16 q_intra_u8[64];
82     /* 0x00002300 reg2240 - 0x0000237c reg2271*/
83     RK_U16 q_intra_v8[64];
84 
85     /* 0x00002380 reg2272 - 0x000023fc reg2303*/
86     RK_U16 q_inter_y8[64];
87     /* 0x00002400 reg2304 - 0x0000247c reg2335*/
88     RK_U16 q_inter_u8[64];
89     /* 0x00002480 reg2336 - 0x000024fc reg2367*/
90     RK_U16 q_inter_v8[64];
91 
92     /* 0x00002500 reg2368 - 0x000025fc reg2431*/
93     ip_raw32_16 q_intra_y[16];
94     /* 0x00002600 reg2432 - 0x000026fc reg2495*/
95     ip_raw32_16 q_intra_u[16];
96     /* 0x00002700 reg2496 - 0x000027fc reg2559 */
97     ip_raw32_16 q_intra_v[16];
98 
99     /*0x00002800 reg2560 - 0x000028fc reg2623*/
100     ip_raw32_16 q_inter_y[16];
101     /*0x00002900 reg2624  - 0x000029fc reg2687*/
102     ip_raw32_16 q_inter_u[16];
103     /*0x00002a00 reg2688 - 0x00002afc reg2751 */
104     ip_raw32_16 q_inter_v[16];
105 
106     /* 0x00002b00 reg2752 - 0x00002b7c reg2783 */
107     ip_raw8  ip_y8[8];
108     /* 0x00002b80 reg2784 - 0x00002bfc reg2815 */
109     ip_raw8  ip_u8[8];
110     /* 0x00002c00 reg2816 - 0x00002c7c reg2847 */
111     ip_raw8  ip_v8[8];
112 } vepu540c_scl_cfg;
113 
114 typedef struct PreCstPar_t {
115     struct {
116         RK_U32 madi_thd0    : 8;
117         RK_U32 madi_thd1    : 8;
118         RK_U32 madi_thd2    : 8;
119         RK_U32 madi_thd3    : 8;
120     } cst_madi_thd0;
121 
122     /* 0x000020c4 reg2097 */
123     struct {
124         RK_U32 madi_thd4    : 8;
125         RK_U32 madi_thd5    : 8;
126         RK_U32 reserved     : 16;
127     } cst_madi_thd1;
128 
129     /* 0x000020c8 reg2098 */
130     struct {
131         RK_U32 wgt0    : 8;
132         RK_U32 wgt1    : 8;
133         RK_U32 wgt2    : 8;
134         RK_U32 wgt3    : 8;
135     } cst_wgt0;
136 
137     /* 0x000020cc reg2099 */
138     struct {
139         RK_U32 wgt4    : 8;
140         RK_U32 wgt5    : 8;
141         RK_U32 wgt6    : 8;
142         RK_U32 wgt7    : 8;
143     } cst_wgt1;
144 
145     /* 0x000020d0 reg2100 */
146     struct {
147         RK_U32 wgt8        : 8;
148         RK_U32 wgt9        : 8;
149         RK_U32 mode_th     : 3;
150         RK_U32 reserved    : 13;
151     } cst_wgt2;
152 } pre_cst_par;
153 
154 typedef struct RdoSkipPar_t {
155     struct {
156         RK_U32 madp_thd0    : 12;
157         RK_U32 reserved     : 4;
158         RK_U32 madp_thd1    : 12;
159         RK_U32 reserved1    : 4;
160     } atf_thd0;
161 
162     /* 0x00002064 reg2073 */
163     struct {
164         RK_U32 madp_thd2    : 12;
165         RK_U32 reserved     : 4;
166         RK_U32 madp_thd3    : 12;
167         RK_U32 reserved1    : 4;
168     } atf_thd1;
169 
170     /* 0x00002068 reg2074 */
171     struct {
172         RK_U32 wgt0    : 8;
173         RK_U32 wgt1    : 8;
174         RK_U32 wgt2    : 8;
175         RK_U32 wgt3    : 8;
176     } atf_wgt0;
177 
178     /* 0x0000206c reg2075 */
179     struct {
180         RK_U32 wgt4    : 8;
181         RK_U32 reserved                  : 24;
182     } atf_wgt1;
183 } rdo_skip_par;
184 
185 typedef struct RdoNoSkipPar_t {
186     /* 0x00002080 reg2080 */
187     struct {
188         RK_U32 madp_thd0    : 12;
189         RK_U32 reserved     : 4;
190         RK_U32 madp_thd1    : 12;
191         RK_U32 reserved1    : 4;
192     } ratf_thd0;
193 
194     /* 0x00002084 reg2081 */
195     struct {
196         RK_U32 madp_thd2    : 12;
197         RK_U32 reserved     : 20;
198     } ratf_thd1;
199 
200     /* 0x00002088 reg2082 */
201     struct {
202         RK_U32 wgt0    : 8;
203         RK_U32 wgt1    : 8;
204         RK_U32 wgt2    : 8;
205         RK_U32 wgt3    : 8;
206     } atf_wgt;
207 } rdo_noskip_par;
208 
209 /* class: rdo/q_i */
210 /* 0x00002000 reg2048 - 0x00002c7c reg2847*/
211 typedef struct Vepu540cRdoCfg_t {
212 
213     /* 0x2000 - 0x200c */
214     RK_U32 reserved2048_2051[4];
215 
216     /* 0x00002010 reg2052 */
217     struct {
218         RK_U32 rdo_segment_multi       : 8;
219         RK_U32 rdo_segment_en          : 1;
220         RK_U32 reserved                : 7;
221         RK_U32 rdo_smear_lvl4_multi    : 8;
222         RK_U32 rdo_smear_lvl8_multi    : 8;
223     } rdo_segment_cfg;
224 
225     /* 0x00002014 reg2053 */
226     struct {
227         RK_U32 rdo_smear_lvl16_multi    : 8;
228         RK_U32 rdo_smear_dlt_qp         : 4;
229         RK_U32 rdo_smear_order_state    : 1;
230         RK_U32 stated_mode              : 2;
231         RK_U32 rdo_smear_en             : 1;
232         RK_U32 online_en                : 1;
233         RK_U32 reserved                 : 3;
234         RK_U32 smear_stride             : 12;
235     } rdo_smear_cfg_comb;
236 
237     /* 0x00002018 reg2054 */
238     struct {
239         RK_U32 rdo_smear_madp_cur_thd0    : 12;
240         RK_U32 reserved                   : 4;
241         RK_U32 rdo_smear_madp_cur_thd1    : 12;
242         RK_U32 reserved1                  : 4;
243     } rdo_smear_madp_thd0_comb;
244 
245     /* 0x0000201c reg2055 */
246     struct {
247         RK_U32 rdo_smear_madp_cur_thd2    : 12;
248         RK_U32 reserved                   : 4;
249         RK_U32 rdo_smear_madp_cur_thd3    : 12;
250         RK_U32 reserved1                  : 4;
251     } rdo_smear_madp_thd1_comb;
252 
253     /* 0x00002020 reg2056 */
254     struct {
255         RK_U32 rdo_smear_madp_around_thd0    : 12;
256         RK_U32 reserved                      : 4;
257         RK_U32 rdo_smear_madp_around_thd1    : 12;
258         RK_U32 reserved1                     : 4;
259     } rdo_smear_madp_thd2_comb;
260 
261     /* 0x00002024 reg2057 */
262     struct {
263         RK_U32 rdo_smear_madp_around_thd2    : 12;
264         RK_U32 reserved                      : 4;
265         RK_U32 rdo_smear_madp_around_thd3    : 12;
266         RK_U32 reserved1                     : 4;
267     } rdo_smear_madp_thd3_comb;
268 
269     /* 0x00002028 reg2058 */
270     struct {
271         RK_U32 rdo_smear_madp_around_thd4    : 12;
272         RK_U32 reserved                      : 4;
273         RK_U32 rdo_smear_madp_around_thd5    : 12;
274         RK_U32 reserved1                     : 4;
275     } rdo_smear_madp_thd4_comb;
276 
277     /* 0x0000202c reg2059 */
278     struct {
279         RK_U32 rdo_smear_madp_ref_thd0    : 12;
280         RK_U32 reserved                   : 4;
281         RK_U32 rdo_smear_madp_ref_thd1    : 12;
282         RK_U32 reserved1                  : 4;
283     } rdo_smear_madp_thd5_comb;
284 
285     /* 0x00002030 reg2060 */
286     struct {
287         RK_U32 rdo_smear_cnt_cur_thd0    : 4;
288         RK_U32 reserved                  : 4;
289         RK_U32 rdo_smear_cnt_cur_thd1    : 4;
290         RK_U32 reserved1                 : 4;
291         RK_U32 rdo_smear_cnt_cur_thd2    : 4;
292         RK_U32 reserved2                 : 4;
293         RK_U32 rdo_smear_cnt_cur_thd3    : 4;
294         RK_U32 reserved3                 : 4;
295     } rdo_smear_cnt_thd0_comb;
296 
297     /* 0x00002034 reg2061 */
298     struct {
299         RK_U32 rdo_smear_cnt_around_thd0    : 4;
300         RK_U32 reserved                     : 4;
301         RK_U32 rdo_smear_cnt_around_thd1    : 4;
302         RK_U32 reserved1                    : 4;
303         RK_U32 rdo_smear_cnt_around_thd2    : 4;
304         RK_U32 reserved2                    : 4;
305         RK_U32 rdo_smear_cnt_around_thd3    : 4;
306         RK_U32 reserved3                    : 4;
307     } rdo_smear_cnt_thd1_comb;
308 
309     /* 0x00002038 reg2062 */
310     struct {
311         RK_U32 rdo_smear_cnt_around_thd4    : 4;
312         RK_U32 reserved                     : 4;
313         RK_U32 rdo_smear_cnt_around_thd5    : 4;
314         RK_U32 reserved1                    : 4;
315         RK_U32 rdo_smear_cnt_around_thd6    : 4;
316         RK_U32 reserved2                    : 4;
317         RK_U32 rdo_smear_cnt_around_thd7    : 4;
318         RK_U32 reserved3                    : 4;
319     } rdo_smear_cnt_thd2_comb;
320 
321     /* 0x0000203c reg2063 */
322     struct {
323         RK_U32 rdo_smear_cnt_ref_thd0    : 4;
324         RK_U32 reserved                  : 4;
325         RK_U32 rdo_smear_cnt_ref_thd1    : 4;
326         RK_U32 reserved1                 : 20;
327     } rdo_smear_cnt_thd3_comb;
328 
329     /* 0x00002040 reg2064 */
330     struct {
331         RK_U32 rdo_smear_resi_small_cur_th0    : 6;
332         RK_U32 reserved                        : 2;
333         RK_U32 rdo_smear_resi_big_cur_th0      : 6;
334         RK_U32 reserved1                       : 2;
335         RK_U32 rdo_smear_resi_small_cur_th1    : 6;
336         RK_U32 reserved2                       : 2;
337         RK_U32 rdo_smear_resi_big_cur_th1      : 6;
338         RK_U32 reserved3                       : 2;
339     } rdo_smear_resi_thd0_comb;
340 
341     /* 0x00002044 reg2065 */
342     struct {
343         RK_U32 rdo_smear_resi_small_around_th0    : 6;
344         RK_U32 reserved                           : 2;
345         RK_U32 rdo_smear_resi_big_around_th0      : 6;
346         RK_U32 reserved1                          : 2;
347         RK_U32 rdo_smear_resi_small_around_th1    : 6;
348         RK_U32 reserved2                          : 2;
349         RK_U32 rdo_smear_resi_big_around_th1      : 6;
350         RK_U32 reserved3                          : 2;
351     } rdo_smear_resi_thd1_comb;
352 
353     /* 0x00002048 reg2066 */
354     struct {
355         RK_U32 rdo_smear_resi_small_around_th2    : 6;
356         RK_U32 reserved                           : 2;
357         RK_U32 rdo_smear_resi_big_around_th2      : 6;
358         RK_U32 reserved1                          : 2;
359         RK_U32 rdo_smear_resi_small_around_th3    : 6;
360         RK_U32 reserved2                          : 2;
361         RK_U32 rdo_smear_resi_big_around_th3      : 6;
362         RK_U32 reserved3                          : 2;
363     } rdo_smear_resi_thd2_comb;
364 
365     /* 0x0000204c reg2067 */
366     struct {
367         RK_U32 rdo_smear_resi_small_ref_th0    : 6;
368         RK_U32 reserved                        : 2;
369         RK_U32 rdo_smear_resi_big_ref_th0      : 6;
370         RK_U32 reserved1                       : 18;
371     } rdo_smear_resi_thd3_comb;
372 
373     /* 0x00002050 reg2068 */
374     struct {
375         RK_U32 rdo_smear_resi_th0    : 8;
376         RK_U32 reserved              : 8;
377         RK_U32 rdo_smear_resi_th1    : 8;
378         RK_U32 reserved1             : 8;
379     } rdo_smear_st_thd0_comb;
380 
381     /* 0x00002054 reg2069 */
382     struct {
383         RK_U32 rdo_smear_madp_cnt_th0    : 4;
384         RK_U32 rdo_smear_madp_cnt_th1    : 4;
385         RK_U32 rdo_smear_madp_cnt_th2    : 4;
386         RK_U32 rdo_smear_madp_cnt_th3    : 4;
387         RK_U32 rdo_smear_madp_cnt_th4    : 4;
388         RK_U32 rdo_smear_madp_cnt_th5    : 4;
389         RK_U32 reserved                  : 8;
390     } rdo_smear_st_thd1_comb;
391 
392     /* 0x2058 - 0x205c */
393     RK_U32 reserved2070_2071[2];
394     /* 0x00002060 reg2072 - 0x0000206c reg2075 */
395     rdo_skip_par rdo_b32_skip;
396     /* 0x00002070 reg2076 - 0x0000207c reg2079*/
397     rdo_skip_par rdo_b16_skip;
398 
399     /* 0x00002080 reg2080 - 0x00002088 reg2082 */
400     rdo_noskip_par rdo_b32_inter;
401 
402     /* 0x0000208c reg2083 - 0x00002094 reg2085 */
403     rdo_noskip_par rdo_b16_inter;
404 
405     /* 0x00002098 reg2086 - 0x000020a4 reg2089 */
406     rdo_noskip_par rdo_b32_intra;
407 
408     /* 0x000020a8 reg2090 - 0x000020ac reg2091 */
409     rdo_noskip_par rdo_b16_intra;
410 
411     /* 0x000020b0 reg2092 */
412     struct {
413         RK_U32 thd0    : 6;
414         RK_U32 reserved                       : 2;
415         RK_U32 thd1    : 6;
416         RK_U32 reserved1                      : 2;
417         RK_U32 thd2    : 6;
418         RK_U32 reserved2                      : 2;
419         RK_U32 thd3    : 6;
420         RK_U32 reserved3                      : 2;
421     } rdo_b32_intra_atf_cnt_thd;
422 
423     /* 0x000020b4 reg2093 */
424     struct {
425         RK_U32 thd0    : 4;
426         RK_U32 reserved                       : 4;
427         RK_U32 thd1    : 4;
428         RK_U32 reserved1                      : 4;
429         RK_U32 thd2    : 4;
430         RK_U32 reserved2                      : 4;
431         RK_U32 thd3    : 4;
432         RK_U32 reserved3                      : 4;
433     } rdo_b16_intra_atf_cnt_thd_comb;
434 
435     /* 0x000020b8 reg2094 */
436     struct {
437         RK_U32 big_th0      : 6;
438         RK_U32 reserved                  : 2;
439         RK_U32 big_th1      : 6;
440         RK_U32 reserved1                 : 2;
441         RK_U32 small_th0    : 6;
442         RK_U32 reserved2                 : 2;
443         RK_U32 small_th1    : 6;
444         RK_U32 reserved3                 : 2;
445     } rdo_atf_resi_thd_comb;
446 
447     /* 0x20bc */
448     RK_U32 reserved_2095;
449 
450     /* 0x000020c0 reg2096 - 0x000020d0 reg2100 */
451     pre_cst_par preintra32_cst;
452     /* 0x000020d4 reg2101 - 0x000020e4 reg2105 */
453     pre_cst_par preintra16_cst;
454 
455     /* 0x20e8 - 0x20ec */
456     RK_U32 reserved2106_2107[2];
457 
458     /* 0x000020f0 reg2108 */
459     struct {
460         RK_U32 pre_intra_qp_thd             : 6;
461         RK_U32 reserved                     : 2;
462         RK_U32 pre_intra4_lambda_mv_bit     : 3;
463         RK_U32 reserved1                    : 1;
464         RK_U32 pre_intra8_lambda_mv_bit     : 3;
465         RK_U32 reserved2                    : 1;
466         RK_U32 pre_intra16_lambda_mv_bit    : 3;
467         RK_U32 reserved3                    : 1;
468         RK_U32 pre_intra32_lambda_mv_bit    : 3;
469         RK_U32 reserved4                    : 9;
470     } preintra_sqi_cfg;
471 
472     /* 0x000020f4 reg2109 */
473     struct {
474         RK_U32 i_cu32_madi_thd0    : 8;
475         RK_U32 i_cu32_madi_thd1    : 8;
476         RK_U32 i_cu32_madi_thd2    : 8;
477         RK_U32 reserved            : 8;
478     } rdo_atr_i_cu32_madi_cfg0;
479 
480     /* 0x000020f8 reg2110 */
481     struct {
482         RK_U32 i_cu32_madi_cnt_thd3      : 5;
483         RK_U32 reserved                  : 3;
484         RK_U32 i_cu32_madi_thd4          : 8;
485         RK_U32 i_cu32_madi_cost_multi    : 8;
486         RK_U32 reserved1                 : 8;
487     } rdo_atr_i_cu32_madi_cfg1;
488 
489     /* 0x000020fc reg2111 */
490     struct {
491         RK_U32 i_cu16_madi_thd0          : 8;
492         RK_U32 i_cu16_madi_thd1          : 8;
493         RK_U32 i_cu16_madi_cost_multi    : 8;
494         RK_U32 reserved                  : 8;
495     } rdo_atr_i_cu16_madi_cfg0;
496 } vepu540c_rdo_cfg;
497 
498 typedef struct Vepu540cJpegReg_t {
499 
500     RK_U32  reg0256_adr_bsbt;
501 
502     /* 0x00000404 reg257 */
503     RK_U32  reg0257_adr_bsbb;
504 
505     /* 0x00000408 reg258 */
506     RK_U32 reg0258_adr_bsbs;
507 
508     /* 0x0000040c reg259 */
509     RK_U32 reg0259_adr_bsbr;
510 
511     /* 0x00000410 reg260 */
512     RK_U32 reg0260_adr_vsy_b;
513 
514     /* 0x00000414 reg261 */
515     RK_U32 reg0261_adr_vsc_b;
516 
517     /* 0x00000418 reg262 */
518     RK_U32 reg0262_adr_vsy_t;
519 
520     /* 0x0000041c reg263 */
521     RK_U32 reg0263_adr_vsc_t;
522 
523     /* 0x00000420 reg264 */
524     RK_U32 reg0264_adr_src0;
525 
526     /* 0x00000424 reg265 */
527     RK_U32 reg0265_adr_src1;
528 
529     /* 0x00000428 reg266 */
530     RK_U32 reg0266_adr_src2;
531 
532     /* 0x0000042c reg267 */
533     struct {
534         RK_U32 bsp_size_jpeg    : 1;
535         RK_U32 reserved         : 31;
536     } bsp_size_jpeg;
537 
538     /* 0x430 - 0x43c */
539     RK_U32 reserved268_271[4];
540 
541     /* 0x00000440 reg272 */
542     struct {
543         RK_U32 pic_wd8_m1         : 11;
544         RK_U32 reserved           : 5;
545         RK_U32 pic_hd8_m1         : 11;
546         RK_U32 reserved1          : 5;
547     } reg0272_enc_rsl;
548 
549     /* 0x00000444 reg273 */
550     struct {
551         RK_U32 pic_wfill         : 6;
552         RK_U32 reserved          : 10;
553         RK_U32 pic_hfill         : 6;
554         RK_U32 reserved1         : 10;
555     } reg0273_src_fill;
556 
557     /* 0x00000448 reg274 */
558     struct {
559         RK_U32 alpha_swap            : 1;
560         RK_U32 rbuv_swap             : 1;
561         RK_U32 src_cfmt              : 4;
562         RK_U32 reserved              : 1;
563         RK_U32 out_fmt               : 1;
564         RK_U32 src_range_trns_en     : 1;
565         RK_U32 src_range_trns_sel    : 1;
566         RK_U32 chroma_ds_mode        : 1;
567         RK_U32 reserved1             : 21;
568     } reg0274_src_fmt;
569 
570     /* 0x0000044c reg275 */
571     struct {
572         RK_U32 csc_wgt_b2y    : 9;
573         RK_U32 csc_wgt_g2y    : 9;
574         RK_U32 csc_wgt_r2y    : 9;
575         RK_U32 reserved            : 5;
576     } reg0275_src_udfy;
577 
578     /* 0x00000450 reg276 */
579     struct {
580         RK_U32 csc_wgt_b2u    : 9;
581         RK_U32 csc_wgt_g2u    : 9;
582         RK_U32 csc_wgt_r2u    : 9;
583         RK_U32 reserved            : 5;
584     } reg0276_src_udfu;
585 
586     /* 0x00000454 reg277 */
587     struct {
588         RK_U32 csc_wgt_b2v    : 9;
589         RK_U32 csc_wgt_g2v    : 9;
590         RK_U32 csc_wgt_r2v    : 9;
591         RK_U32 reserved            : 5;
592     } reg0277_src_udfv;
593 
594     /* 0x00000458 reg278 */
595     struct {
596         RK_U32 csc_ofst_v    : 8;
597         RK_U32 csc_ofst_u    : 8;
598         RK_U32 csc_ofst_y    : 5;
599         RK_U32 reserved           : 11;
600     } reg0278_src_udfo;
601 
602     /* 0x0000045c reg279 */
603     struct {
604         RK_U32 reserved         : 26;
605         RK_U32 src_mirr    : 1;
606         RK_U32 src_rot     : 2;
607         RK_U32 reserved1        : 3;
608     } reg0279_src_proc;
609 
610     /* 0x00000460 reg280 */
611     struct {
612         RK_U32 pic_ofst_x    : 14;
613         RK_U32 reserved           : 2;
614         RK_U32 pic_ofst_y    : 14;
615         RK_U32 reserved1          : 2;
616     } reg0280_pic_ofst;
617 
618     /* 0x00000464 reg281 */
619     struct {
620         RK_U32 src_strd0    : 17;
621         RK_U32 reserved          : 15;
622     } reg0281_src_strd0;
623 
624     /* 0x00000468 reg282 */
625     struct {
626         RK_U32 src_strd1    : 16;
627         RK_U32 reserved          : 16;
628     } reg0282_src_strd1;
629 
630     /* 0x0000046c reg283 */
631     struct {
632         RK_U32 pp_corner_filter_strength      : 2;
633         RK_U32 reserved                            : 2;
634         RK_U32 pp_edge_filter_strength        : 2;
635         RK_U32 reserved1                           : 2;
636         RK_U32 pp_internal_filter_strength    : 2;
637         RK_U32 reserved2                           : 22;
638     } reg0283_src_flt;
639 
640     /* 0x00000470 reg284 */
641     struct {
642         RK_U32 bias_y    : 15;
643         RK_U32 reserved       : 17;
644     } reg0284_y_cfg;
645 
646     /* 0x00000474 reg285 */
647     struct {
648         RK_U32 bias_u    : 15;
649         RK_U32 reserved       : 17;
650     } reg0285_u_cfg;
651 
652     /* 0x00000478 reg286 */
653     struct {
654         RK_U32 bias_v    : 15;
655         RK_U32 reserved       : 17;
656     } reg0286_v_cfg;
657 
658     /* 0x0000047c reg287 */
659     struct {
660         RK_U32 jpeg_ri              : 25;
661         RK_U32 jpeg_out_mode        : 1;
662         RK_U32 jpeg_start_rst_m     : 3;
663         RK_U32 jpeg_pic_last_ecs    : 1;
664         RK_U32 jpeg_slen_fifo       : 1;
665         RK_U32 jpeg_stnd            : 1;
666     } reg0287_base_cfg;
667 
668     /* 0x00000480 reg288 */
669     struct {
670         RK_U32 uvc_partition0_len    : 12;
671         RK_U32 uvc_partition_len     : 12;
672         RK_U32 uvc_skip_len          : 6;
673         RK_U32 reserved              : 2;
674     } reg0288_uvc_cfg;
675 } Vepu540cJpegReg;
676 
677 /* 0x00002c80 reg2848 - - 0x00002dfc reg2943*/
678 typedef struct Vepu540cJpegTab_t {
679     /* 0x00002c80 reg2848 - 0x00002cfc reg2879 */
680     RK_U16 qua_tab0[64];
681     /*  0x00002d00 reg2880 -  0x00002d7c reg2911 */
682     RK_U16 qua_tab1[64];
683     /* 0x00002d80 reg2912 - 0x00002dfc reg2943 */
684     RK_U16 qua_tab2[64];
685 } vepu540c_jpeg_tab;
686 
687 typedef struct Vepu540cRoiRegion_t {
688 
689     struct {
690         RK_U32 roi_lt_x    : 10;
691         RK_U32 reserved     : 6;
692         RK_U32 roi_lt_y    : 10;
693         RK_U32 reserved1    : 6;
694     } roi_pos_lt;
695 
696     struct {
697         RK_U32 roi_rb_x    : 10;
698         RK_U32 reserved     : 6;
699         RK_U32 roi_rb_y    : 10;
700         RK_U32 reserved1    : 6;
701     } roi_pos_rb;
702 
703     struct {
704         RK_U32 roi_qp_value       : 7;
705         RK_U32 roi_qp_adj_mode    : 1;
706         RK_U32 roi_pri            : 5;
707         RK_U32 roi_en             : 1;
708         RK_U32 reserved           : 18;
709     } roi_base;
710     struct {
711         RK_U32 roi_mdc_inter16         : 4;
712         RK_U32 roi_mdc_skip16          : 4;
713         RK_U32 roi_mdc_intra16         : 4;
714         RK_U32 roi0_mdc_inter32_hevc   : 4;
715         RK_U32 roi0_mdc_skip32_hevc    : 4;
716         RK_U32 roi0_mdc_intra32_hevc   : 4;
717         RK_U32 roi0_mdc_dpth_hevc      : 1;
718         RK_U32 reserved                : 7;
719     } roi_mdc;
720 } Vepu540cRoiRegion;
721 
722 /*
723  * Vepu540cRoiCfg
724  *
725  */
726 typedef struct Vepu540cRoiCfg_t {
727     struct {
728         RK_U32 fmdc_adju_inter16         : 4;
729         RK_U32 fmdc_adju_skip16          : 4;
730         RK_U32 fmdc_adju_intra16         : 4;
731         RK_U32 fmdc_adju_inter32         : 4;
732         RK_U32 fmdc_adju_skip32          : 4;
733         RK_U32 fmdc_adju_intra32         : 4;
734         RK_U32 fmdc_adj_pri              : 5;
735         RK_U32 reserved                  : 3;
736     } fmdc_adj0;
737 
738     /* 0x00001084 reg1057 */
739     struct {
740         RK_U32 fmdc_adju_inter8         : 4;
741         RK_U32 fmdc_adju_skip8          : 4;
742         RK_U32 fmdc_adju_intra8         : 4;
743         RK_U32 reserved                 : 20;
744     } fmdc_adj1;
745 
746     RK_U32 reserved_1058;
747 
748     /* 0x0000108c reg1059 */
749     struct {
750         RK_U32 bmap_en               : 1;
751         RK_U32 bmap_pri              : 5;
752         RK_U32 bmap_qpmin            : 6;
753         RK_U32 bmap_qpmax            : 6;
754         RK_U32 bmap_mdc_dpth         : 1;
755         RK_U32 reserved              : 13;
756     } bmap_cfg;
757 
758     Vepu540cRoiRegion regions[8];
759 } Vepu540cRoiCfg;
760 
761 /* class: st */
762 /* 0x00004000 reg4096 - 0x000042cc reg4275 */
763 typedef struct Vepu540cStatus_t {
764     /* 0x00004000 reg4096 */
765     RK_U32 bs_lgth_l32;
766 
767     /* 0x00004004 reg4097 */
768     struct {
769         RK_U32 bs_lgth_h8    : 8;
770         RK_U32 reserved      : 8;
771         RK_U32 sse_l16       : 16;
772     } st_sse_bsl;
773 
774     /* 0x00004008 reg4098 */
775     RK_U32 sse_h32;
776 
777     /* 0x0000400c reg4099 */
778     RK_U32 qp_sum;
779 
780     /* 0x00004010 reg4100 */
781     struct {
782         RK_U32 sao_cnum    : 16;
783         RK_U32 sao_ynum    : 16;
784     } st_sao;
785 
786     /* 0x00004014 reg4101 */
787     RK_U32 rdo_head_bits;
788 
789     /* 0x00004018 reg4102 */
790     struct {
791         RK_U32 rdo_head_bits_h8    : 8;
792         RK_U32 reserved            : 8;
793         RK_U32 rdo_res_bits_l16    : 16;
794     } st_head_res_bl;
795 
796     /* 0x0000401c reg4103 */
797     RK_U32 rdo_res_bits_h24;
798 
799     /* 0x00004020 reg4104 */
800     struct {
801         RK_U32 st_enc      : 2;
802         RK_U32 st_sclr     : 1;
803         RK_U32 reserved    : 29;
804     } st_enc;
805 
806     /* 0x00004024 reg4105 */
807     struct {
808         RK_U32 fnum_cfg_done    : 8;
809         RK_U32 fnum_cfg         : 8;
810         RK_U32 fnum_int         : 8;
811         RK_U32 fnum_enc_done    : 8;
812     } st_lkt;
813 
814     /* 0x00004028 reg4106 */
815     RK_U32 node_addr;
816 
817     /* 0x0000402c reg4107 */
818     struct {
819         RK_U32 bsbw_ovfl    : 1;
820         RK_U32 reserved     : 2;
821         RK_U32 bsbw_addr    : 28;
822         RK_U32 reserved1    : 1;
823     } st_bsb;
824 
825     /* 0x00004030 reg4108 */
826     struct {
827         RK_U32 axib_idl     : 8;
828         RK_U32 axib_ovfl    : 8;
829         RK_U32 axib_err     : 8;
830         RK_U32 axir_err     : 7;
831         RK_U32 reserved     : 1;
832     } st_bus;
833 
834     /* 0x00004034 reg4109 */
835     struct {
836         RK_U32 sli_num_video     : 6;
837         RK_U32 sli_num_jpeg      : 6;
838         RK_U32 reserved          : 4;
839         RK_U32 bpkt_num_video    : 7;
840         RK_U32 bpkt_lst_video    : 1;
841         RK_U32 bpkt_num_jpeg     : 7;
842         RK_U32 bpkt_lst_jpeg     : 1;
843     } st_snum;
844 
845     /* 0x00004038 reg4110 */
846     RK_U32 sli_len;
847 
848     /* 0x403c - 0x40fc */
849     struct {
850         RK_U32 task_id_proc     : 12;
851         RK_U32 task_id_done     : 12;
852         RK_U32 task_done        : 1;
853         RK_U32 task_lkt_err     : 3;
854         RK_U32 dvbm_enc_err     : 1;
855         RK_U32 dvbm_fmch_err    : 1;
856         RK_U32 reserved         : 1;
857         RK_U32 rfpr_ovrb_err    : 1;
858     } st_link_task;
859 
860     /* 0x4040 - 0x405c */
861     RK_U32 reserved4111_4119[8];
862 
863     RK_U32 sli_len_jpeg;
864 
865     /* 0x00004064 reg4121 */
866     RK_U32 jpeg_head_bits_l32;
867 
868     /* 0x00004068 reg4122 */
869     struct {
870         RK_U32 jpeg_head_bits_h8    : 1;
871         RK_U32 reserved             : 31;
872     } st_bsl_h8_jpeg;
873 
874     /* 0x0000406c reg4123 */
875     struct {
876         RK_U32 jbsbw_ovfl    : 1;
877         RK_U32 reserved      : 2;
878         RK_U32 jbsbw_addr    : 28;
879         RK_U32 reserved1     : 1;
880     } st_jbsb;
881 
882     /* 0x4070 - 0x407c */
883     RK_U32 reserved4124_4127[4];
884 
885     /* 0x00004080 reg4128 */
886     struct {
887         RK_U32 pnum_p64    : 17;
888         RK_U32 reserved    : 15;
889     } st_pnum_p64;
890 
891     /* 0x00004084 reg4129 */
892     struct {
893         RK_U32 pnum_p32    : 19;
894         RK_U32 reserved    : 13;
895     } st_pnum_p32;
896 
897     /* 0x00004088 reg4130 */
898     struct {
899         RK_U32 pnum_p16    : 21;
900         RK_U32 reserved    : 11;
901     } st_pnum_p16;
902 
903     /* 0x0000408c reg4131 */
904     struct {
905         RK_U32 pnum_p8     : 23;
906         RK_U32 reserved    : 9;
907     } st_pnum_p8;
908 
909     /* 0x00004090 reg4132 */
910     struct {
911         RK_U32 pnum_i32    : 19;
912         RK_U32 reserved    : 13;
913     } st_pnum_i32;
914 
915     /* 0x00004094 reg4133 */
916     struct {
917         RK_U32 pnum_i16    : 21;
918         RK_U32 reserved    : 11;
919     } st_pnum_i16;
920 
921     /* 0x00004098 reg4134 */
922     struct {
923         RK_U32 pnum_i8     : 23;
924         RK_U32 reserved    : 9;
925     } st_pnum_i8;
926 
927     /* 0x0000409c reg4135 */
928     struct {
929         RK_U32 pnum_i4     : 23;
930         RK_U32 reserved    : 9;
931     } st_pnum_i4;
932 
933     /* 0x000040a0 reg4136 */
934     struct {
935         RK_U32 num_b16     : 23;
936         RK_U32 reserved    : 9;
937     } st_bnum_b16;
938 
939     /* 0x000040a4 reg4137 */
940     struct {
941         RK_U32 rdo_smear_cnt0    : 8;
942         RK_U32 rdo_smear_cnt1    : 8;
943         RK_U32 rdo_smear_cnt2    : 8;
944         RK_U32 rdo_smear_cnt3    : 8;
945     } st_smear_cnt;
946 
947     /* 0x000040a8 reg4138 */
948     RK_U32 madi_sum;
949 
950     /* 0x40ac - 0x40bc */
951     RK_U32 reserved4139_4143[5];
952 
953     /* 0x000040c0 reg4144 */
954     struct {
955         RK_U32 madi_th_lt_cnt0    : 16;
956         RK_U32 madi_th_lt_cnt1    : 16;
957     } st_madi_lt_num0;
958 
959     /* 0x000040c4 reg4145 */
960     struct {
961         RK_U32 madi_th_lt_cnt2    : 16;
962         RK_U32 madi_th_lt_cnt3    : 16;
963     } st_madi_lt_num1;
964 
965     /* 0x000040c8 reg4146 */
966     struct {
967         RK_U32 madi_th_rt_cnt0    : 16;
968         RK_U32 madi_th_rt_cnt1    : 16;
969     } st_madi_rt_num0;
970 
971     /* 0x000040cc reg4147 */
972     struct {
973         RK_U32 madi_th_rt_cnt2    : 16;
974         RK_U32 madi_th_rt_cnt3    : 16;
975     } st_madi_rt_num1;
976 
977     /* 0x000040d0 reg4148 */
978     struct {
979         RK_U32 madi_th_lb_cnt0    : 16;
980         RK_U32 madi_th_lb_cnt1    : 16;
981     } st_madi_lb_num0;
982 
983     /* 0x000040d4 reg4149 */
984     struct {
985         RK_U32 madi_th_lb_cnt2    : 16;
986         RK_U32 madi_th_lb_cnt3    : 16;
987     } st_madi_lb_num1;
988 
989     /* 0x000040d8 reg4150 */
990     struct {
991         RK_U32 madi_th_rb_cnt0    : 16;
992         RK_U32 madi_th_rb_cnt1    : 16;
993     } st_madi_rb_num0;
994 
995     /* 0x000040dc reg4151 */
996     struct {
997         RK_U32 madi_th_rb_cnt2    : 16;
998         RK_U32 madi_th_rb_cnt3    : 16;
999     } st_madi_rb_num1;
1000 
1001     /* 0x000040e0 reg4152 */
1002     struct {
1003         RK_U32 madp_th_lt_cnt0    : 16;
1004         RK_U32 madp_th_lt_cnt1    : 16;
1005     } st_madp_lt_num0;
1006 
1007     /* 0x000040e4 reg4153 */
1008     struct {
1009         RK_U32 madp_th_lt_cnt2    : 16;
1010         RK_U32 madp_th_lt_cnt3    : 16;
1011     } st_madp_lt_num1;
1012 
1013     /* 0x000040e8 reg4154 */
1014     struct {
1015         RK_U32 madp_th_rt_cnt0    : 16;
1016         RK_U32 madp_th_rt_cnt1    : 16;
1017     } st_madp_rt_num0;
1018 
1019     /* 0x000040ec reg4155 */
1020     struct {
1021         RK_U32 madp_th_rt_cnt2    : 16;
1022         RK_U32 madp_th_rt_cnt3    : 16;
1023     } st_madp_rt_num1;
1024 
1025     /* 0x000040f0 reg4156 */
1026     struct {
1027         RK_U32 madp_th_lb_cnt0    : 16;
1028         RK_U32 madp_th_lb_cnt1    : 16;
1029     } st_madp_lb_num0;
1030 
1031     /* 0x000040f4 reg4157 */
1032     struct {
1033         RK_U32 madp_th_lb_cnt2    : 16;
1034         RK_U32 madp_th_lb_cnt3    : 16;
1035     } st_madp_lb_num1;
1036 
1037     /* 0x000040f8 reg4158 */
1038     struct {
1039         RK_U32 madp_th_rb_cnt0    : 16;
1040         RK_U32 madp_th_rb_cnt1    : 16;
1041     } st_madp_rb_num0;
1042 
1043     /* 0x000040fc reg4159 */
1044     struct {
1045         RK_U32 madp_th_rb_cnt2    : 16;
1046         RK_U32 madp_th_rb_cnt3    : 16;
1047     } st_madp_rb_num1;
1048 
1049     /* 0x00004100 reg4160 */
1050     struct {
1051         RK_U32 cmv_th_lt_cnt0    : 16;
1052         RK_U32 cmv_th_lt_cnt1    : 16;
1053     } st_cmv_lt_num0;
1054 
1055     /* 0x00004104 reg4161 */
1056     struct {
1057         RK_U32 cmv_th_lt_cnt2    : 16;
1058         RK_U32 cmv_th_lt_cnt3    : 16;
1059     } st_cmv_lt_num1;
1060 
1061     /* 0x00004108 reg4162 */
1062     struct {
1063         RK_U32 cmv_th_rt_cnt0    : 16;
1064         RK_U32 cmv_th_rt_cnt1    : 16;
1065     } st_cmv_rt_num0;
1066 
1067     /* 0x0000410c reg4163 */
1068     struct {
1069         RK_U32 cmv_th_rt_cnt2    : 16;
1070         RK_U32 cmv_th_rt_cnt3    : 16;
1071     } st_cmv_rt_num1;
1072 
1073     /* 0x00004110 reg4164 */
1074     struct {
1075         RK_U32 cmv_th_lb_cnt0    : 16;
1076         RK_U32 cmv_th_lb_cnt1    : 16;
1077     } st_cmv_lb_num0;
1078 
1079     /* 0x00004114 reg4165 */
1080     struct {
1081         RK_U32 cmv_th_lb_cnt2    : 16;
1082         RK_U32 cmv_th_lb_cnt3    : 16;
1083     } st_cmv_lb_num1;
1084 
1085     /* 0x00004118 reg4166 */
1086     struct {
1087         RK_U32 cmv_th_rb_cnt0    : 16;
1088         RK_U32 cmv_th_rb_cnt1    : 16;
1089     } st_cmv_rb_num0;
1090 
1091     /* 0x0000411c reg4167 */
1092     struct {
1093         RK_U32 cmv_th_rb_cnt2    : 16;
1094         RK_U32 cmv_th_rb_cnt3    : 16;
1095     } st_cmv_rb_num1;
1096 
1097     /* 0x00004120 reg4168 */
1098     struct {
1099         RK_U32 org_y_r_max_value    : 8;
1100         RK_U32 org_y_r_min_value    : 8;
1101         RK_U32 org_u_g_max_value    : 8;
1102         RK_U32 org_u_g_min_value    : 8;
1103     } st_vsp_org_value0;
1104 
1105     /* 0x00004124 reg4169 */
1106     struct {
1107         RK_U32 org_v_b_max_value    : 8;
1108         RK_U32 org_v_b_min_value    : 8;
1109         RK_U32 reserved             : 16;
1110     } st_vsp_org_value1;
1111 
1112     /* 0x00004128 reg4170 */
1113     struct {
1114         RK_U32 jpeg_y_r_max_value    : 8;
1115         RK_U32 jpeg_y_r_min_value    : 8;
1116         RK_U32 jpeg_u_g_max_value    : 8;
1117         RK_U32 jpeg_u_g_min_value    : 8;
1118     } st_vsp_jpeg_value0;
1119 
1120     /* 0x0000412c reg4171 */
1121     struct {
1122         RK_U32 jpeg_v_b_max_value    : 8;
1123         RK_U32 jpeg_v_b_min_value    : 8;
1124         RK_U32 reserved              : 16;
1125     } st_vsp_jpeg_value1;
1126 
1127     /* 0x4130 - 0x417c */
1128     RK_U32 reserved4172_4191[20];
1129 
1130     /* 0x00004180 reg4192 - 0x0000424c reg4243*/
1131     RK_U32 st_b8_qp[52];
1132 
1133 } vepu540c_status;
1134 
1135 /* class: dbg/st/axipn */
1136 /* 0x00005000 reg5120 - 0x00005354 reg5333*/
1137 typedef struct Vepu540cDbg_t {
1138     struct {
1139         RK_U32 pp0_tout     : 1;
1140         RK_U32 pp1_out      : 1;
1141         RK_U32 cme_tout     : 1;
1142         RK_U32 swn_tout     : 1;
1143         RK_U32 rfme_tout    : 1;
1144         RK_U32 pren_tout    : 1;
1145         RK_U32 rdo_tout     : 1;
1146         RK_U32 lpf_tout     : 1;
1147         RK_U32 etpy_tout    : 1;
1148         RK_U32 jpeg_tout    : 1;
1149         RK_U32 frm_tout     : 1;
1150         RK_U32 reserved     : 21;
1151     } st_wdg;
1152 
1153     /* 0x00005004 reg5121 */
1154     struct {
1155         RK_U32 pp0_wrk     : 1;
1156         RK_U32 pp1_wrk     : 1;
1157         RK_U32 cme_wrk     : 1;
1158         RK_U32 swn_wrk     : 1;
1159         RK_U32 rfme_wrk    : 1;
1160         RK_U32 pren_wrk    : 1;
1161         RK_U32 rdo_wrk     : 1;
1162         RK_U32 lpf_wrk     : 1;
1163         RK_U32 etpy_wrk    : 1;
1164         RK_U32 jpeg_wrk    : 1;
1165         RK_U32 frm_wrk     : 1;
1166         RK_U32 reserved    : 21;
1167     } st_ppl;
1168 
1169     /* 0x00005008 reg5122 */
1170     struct {
1171         RK_U32 vsp0_pos_x    : 16;
1172         RK_U32 vsp0_pos_y    : 16;
1173     } st_ppl_pos_vsp0;
1174 
1175     /* 0x0000500c reg5123 */
1176     struct {
1177         RK_U32 vsp1_pos_x    : 16;
1178         RK_U32 vsp1_pos_y    : 16;
1179     } st_ppl_pos_vsp1;
1180 
1181     /* 0x00005010 reg5124 */
1182     struct {
1183         RK_U32 cme_pos_x    : 16;
1184         RK_U32 cme_pos_y    : 16;
1185     } st_ppl_pos_cme;
1186 
1187     /* 0x00005014 reg5125 */
1188     struct {
1189         RK_U32 swin_pos_x    : 16;
1190         RK_U32 swin_pos_y    : 16;
1191     } st_ppl_pos_swin;
1192 
1193     /* 0x00005018 reg5126 */
1194     struct {
1195         RK_U32 rfme_pos_x    : 16;
1196         RK_U32 rfme_pos_y    : 16;
1197     } st_ppl_pos_rfme;
1198 
1199     /* 0x0000501c reg5127 */
1200     struct {
1201         RK_U32 pren_pos_x    : 16;
1202         RK_U32 pren_pos_y    : 16;
1203     } st_ppl_pos_pren;
1204 
1205     /* 0x00005020 reg5128 */
1206     struct {
1207         RK_U32 rdo_pos_x    : 16;
1208         RK_U32 rdo_pos_y    : 16;
1209     } st_ppl_pos_rdo;
1210 
1211     /* 0x00005024 reg5129 */
1212     struct {
1213         RK_U32 lpf_pos_x    : 16;
1214         RK_U32 lpf_pos_y    : 16;
1215     } st_ppl_pos_lpf;
1216 
1217     /* 0x00005028 reg5130 */
1218     struct {
1219         RK_U32 etpy_pos_x    : 16;
1220         RK_U32 etpy_pos_y    : 16;
1221     } st_ppl_pos_etpy;
1222 
1223     /* 0x0000502c reg5131 */
1224     struct {
1225         RK_U32 vsp0_pos_x    : 16;
1226         RK_U32 vsp0_pos_y    : 16;
1227     } st_ppl_pos_jsp0;
1228 
1229     /* 0x00005030 reg5132 */
1230     struct {
1231         RK_U32 vsp1_pos_x    : 16;
1232         RK_U32 vsp1_pos_y    : 16;
1233     } st_ppl_pos_jsp1;
1234 
1235     /* 0x00005034 reg5133 */
1236     struct {
1237         RK_U32 jpeg_pos_x    : 16;
1238         RK_U32 jpeg_pos_y    : 16;
1239     } st_ppl_pos_jpeg;
1240 
1241     /* 0x5038 - 0x503c */
1242     RK_U32 reserved5134_5135[2];
1243 
1244     /* 0x00005040 reg5136 */
1245     struct {
1246         RK_U32 sli_num     : 15;
1247         RK_U32 reserved    : 17;
1248     } st_sli_num;
1249 
1250     /* 0x5044 - 0x50fc */
1251     RK_U32 reserved5137_5183[47];
1252 
1253     /* 0x00005100 reg5184 */
1254     struct {
1255         RK_U32 empty_oafifo        : 1;
1256         RK_U32 full_cmd_oafifo     : 1;
1257         RK_U32 full_data_oafifo    : 1;
1258         RK_U32 empty_iafifo        : 1;
1259 
1260         RK_U32 full_cmd_iafifo     : 1;
1261         RK_U32 full_info_iafifo    : 1;
1262         RK_U32 fbd_brq_st          : 4;
1263         RK_U32 fbd_hdr_vld         : 1;
1264         RK_U32 fbd_bmng_end        : 1;
1265 
1266         RK_U32 nfbd_req_st         : 4;
1267         RK_U32 acc_axi_cmd         : 8;
1268         RK_U32 reserved            : 8;
1269     } dbg_pp_st;
1270 
1271     /* 0x00005104 reg5185 */
1272     struct {
1273         RK_U32 r_ena_lambd        : 1;
1274         RK_U32 r_fst_swinw_end    : 1;
1275         RK_U32 r_swinw_end        : 1;
1276         RK_U32 r_cnt_swinw        : 1;
1277 
1278         RK_U32 r_dspw_end         : 1;
1279         RK_U32 r_dspw_cnt         : 1;
1280         RK_U32 i_sjgen_work       : 1;
1281         RK_U32 r_end_rspgen       : 1;
1282 
1283         RK_U32 r_cost_gate        : 1;
1284         RK_U32 r_ds_gate          : 1;
1285         RK_U32 r_mvp_gate         : 1;
1286         RK_U32 i_smvp_arrdy       : 1;
1287 
1288         RK_U32 i_smvp_arvld       : 1;
1289         RK_U32 i_stptr_wrdy       : 1;
1290         RK_U32 i_stptr_wvld       : 1;
1291         RK_U32 i_rdy_atf          : 1;
1292 
1293         RK_U32 i_vld_atf          : 1;
1294         RK_U32 i_rdy_bmv16        : 1;
1295         RK_U32 i_vld_bmv16        : 1;
1296         RK_U32 i_wr_dsp           : 1;
1297 
1298         RK_U32 i_rdy_dsp          : 1;
1299         RK_U32 i_vld_dsp          : 1;
1300         RK_U32 r_rdy_org          : 1;
1301         RK_U32 i_vld_org          : 1;
1302 
1303         RK_U32 i_rdy_state        : 1;
1304         RK_U32 i_vld_state        : 1;
1305         RK_U32 i_rdy_madp         : 1;
1306         RK_U32 i_vld_madp         : 1;
1307 
1308         RK_U32 i_rdy_diff         : 1;
1309         RK_U32 i_vld_diff         : 1;
1310         RK_U32 reserved           : 2;
1311     } dbg_cime_st;
1312 
1313     /* 0x00005108 reg5186 */
1314     RK_U32 swin_dbg_inf;
1315 
1316     /* 0x0000510c reg5187 */
1317     struct {
1318         RK_U32 bbrq_cmps_left_len2    : 1;
1319         RK_U32 bbrq_cmps_left_len1    : 1;
1320         RK_U32 cmps_left_len0         : 1;
1321         RK_U32 bbrq_rdy2              : 1;
1322         RK_U32 dcps_vld2              : 1;
1323         RK_U32 bbrq_rdy1              : 1;
1324         RK_U32 dcps_vld1              : 1;
1325         RK_U32 bbrq_rdy0              : 1;
1326         RK_U32 dcps_vld0              : 1;
1327         RK_U32 hb_rdy2                : 1;
1328         RK_U32 bbrq_vld2              : 1;
1329         RK_U32 hb_rdy1                : 1;
1330         RK_U32 bbrq_vld1              : 1;
1331         RK_U32 hb_rdy0                : 1;
1332         RK_U32 bbrq_vld0              : 1;
1333         RK_U32 idle_msb2              : 1;
1334         RK_U32 idle_msb1              : 1;
1335         RK_U32 idle_msb0              : 1;
1336         RK_U32 cur_state_dcps         : 1;
1337         RK_U32 cur_state_bbrq         : 1;
1338         RK_U32 cur_state_hb           : 1;
1339         RK_U32 cke_bbrq_dcps          : 1;
1340         RK_U32 cke_dcps               : 1;
1341         RK_U32 cke_bbrq               : 1;
1342         RK_U32 rdy_lwcd_rsp           : 1;
1343         RK_U32 vld_lwcd_rsp           : 1;
1344         RK_U32 rdy_lwcd_req           : 1;
1345         RK_U32 vld_lwcd_req           : 1;
1346         RK_U32 rdy_lwrsp              : 1;
1347         RK_U32 vld_lwrsp              : 1;
1348         RK_U32 rdy_lwreq              : 1;
1349         RK_U32 vld_lwreq              : 1;
1350     } dbg_fbd_hhit0;
1351 
1352     /* 0x5110 */
1353     RK_U32 reserved_5188;
1354 
1355     /* 0x00005114 reg5189 */
1356     struct {
1357         RK_U32 mscnt_clr    : 1;
1358         RK_U32 reserved     : 31;
1359     } dbg_cach_clr;
1360 
1361     /* 0x00005118 reg5190 */
1362     RK_U32 l1_mis;
1363 
1364     /* 0x0000511c reg5191 */
1365     RK_U32 l2_mis;
1366 
1367     /* 0x00005120 reg5192 */
1368     RK_U32 rdo_st;
1369 
1370     /* 0x00005124 reg5193 */
1371     RK_U32 rdo_if;
1372 
1373     /* 0x00005128 reg5194 */
1374     struct {
1375         RK_U32 h264_sh_st_cs    : 4;
1376         RK_U32 rsd_st_cs        : 4;
1377         RK_U32 h264_sd_st_cs    : 5;
1378         RK_U32 etpy_rdy         : 1;
1379         RK_U32 reserved         : 18;
1380     } dbg_etpy;
1381 
1382     /* 0x0000512c reg5195 */
1383     struct {
1384         RK_U32 crdy_ppr    : 1;
1385         RK_U32 cvld_ppr    : 1;
1386         RK_U32 drdy_ppw    : 1;
1387         RK_U32 dvld_ppw    : 1;
1388         RK_U32 crdy_ppw    : 1;
1389         RK_U32 cvld_ppw    : 1;
1390         RK_U32 reserved    : 26;
1391     } dbg_dma_pp;
1392 
1393     /* 0x00005130 reg5196 */
1394     struct {
1395         RK_U32 axi_wrdy     : 8;
1396         RK_U32 axi_wvld     : 8;
1397         RK_U32 axi_awrdy    : 8;
1398         RK_U32 axi_awvld    : 8;
1399     } dbg_dma_w;
1400 
1401     /* 0x00005134 reg5197 */
1402     struct {
1403         RK_U32 axi_otsd_read    : 16;
1404         RK_U32 axi_arrdy        : 7;
1405         RK_U32 reserved         : 1;
1406         RK_U32 axi_arvld        : 7;
1407         RK_U32 reserved1        : 1;
1408     } dbg_dma_ar;
1409 
1410     /* 0x00005138 reg5198 */
1411     struct {
1412         RK_U32 dfifo0_lvl    : 4;
1413         RK_U32 dfifo1_lvl    : 4;
1414         RK_U32 dfifo2_lvl    : 4;
1415         RK_U32 dfifo3_lvl    : 4;
1416         RK_U32 dfifo4_lvl    : 4;
1417         RK_U32 dfifo5_lvl    : 4;
1418         RK_U32 reserved      : 6;
1419         RK_U32 cmd_vld       : 1;
1420         RK_U32 reserved1     : 1;
1421     } dbg_dma_r;
1422 
1423     /* 0x0000513c reg5199 */
1424     struct {
1425         RK_U32 meiw_busy    : 1;
1426         RK_U32 dspw_busy    : 1;
1427         RK_U32 bsw_rdy      : 1;
1428         RK_U32 bsw_flsh     : 1;
1429         RK_U32 bsw_busy     : 1;
1430         RK_U32 crpw_busy    : 1;
1431         RK_U32 lktw_busy    : 1;
1432         RK_U32 lpfw_busy    : 1;
1433         RK_U32 roir_busy    : 1;
1434         RK_U32 dspr_crdy    : 1;
1435         RK_U32 dspr_cvld    : 1;
1436         RK_U32 lktr_busy    : 1;
1437         RK_U32 lpfr_otsd    : 4;
1438         RK_U32 rfpr_otsd    : 12;
1439         RK_U32 dspr_otsd    : 4;
1440     } dbg_dma_dbg0;
1441 
1442     /* 0x00005140 reg5200 */
1443     struct {
1444         RK_U32 cpip_st     : 2;
1445         RK_U32 mvp_st      : 3;
1446         RK_U32 qpd6_st     : 2;
1447         RK_U32 cmd_st      : 2;
1448         RK_U32 reserved    : 23;
1449     } dbg_dma_dbg1;
1450 
1451     /* 0x00005144 reg5201 */
1452     struct {
1453         RK_U32 cme_byps    : 3;
1454         RK_U32 reserved    : 29;
1455     } dbg_tctrl;
1456 
1457     /* 0x5148 */
1458     RK_U32 reserved_5202;
1459 
1460     /* 0x0000514c reg5203 */
1461     struct {
1462         RK_U32 lpf_work               : 1;
1463         RK_U32 rdo_par_nrdy           : 1;
1464         RK_U32 rdo_rcn_nrdy           : 1;
1465         RK_U32 lpf_rcn_rdy            : 1;
1466         RK_U32 dblk_work              : 1;
1467         RK_U32 sao_work               : 1;
1468         RK_U32 reserved               : 18;
1469         RK_U32 tile_bdry_read         : 1;
1470         RK_U32 tile_bdry_write        : 1;
1471         RK_U32 tile_bdry_rrdy         : 1;
1472         RK_U32 rdo_read_tile_bdry     : 1;
1473         RK_U32 rdo_write_tile_bdry    : 1;
1474         RK_U32 reserved1              : 3;
1475     } dbg_lpf;
1476 
1477     /* 0x00005150 reg5204 */
1478     RK_U32 dbg_topc_lpfr;
1479 
1480     /* 0x00005154 reg5205 */
1481     RK_U32 dbg0_cache;
1482 
1483     /* 0x00005158 reg5206 */
1484     RK_U32 dbg1_cache;
1485 
1486     /* 0x0000515c reg5207 */
1487     RK_U32 dbg2_cache;
1488 
1489     /* 0x00005160 reg5208 */
1490     struct {
1491         RK_U32 ebuf_diff_cmd    : 8;
1492         RK_U32 lbuf_lpf_ncnt    : 7;
1493         RK_U32 lbuf_lpf_cien    : 1;
1494         RK_U32 lbuf_rdo_ncnt    : 7;
1495         RK_U32 lbuf_rdo_cien    : 1;
1496         RK_U32 reserved         : 8;
1497     } dbg_lbuf0;
1498 
1499     /* 0x00005164 reg5209 */
1500     struct {
1501         RK_U32 rvld_ebfr          : 1;
1502         RK_U32 rrdy_ebfr          : 1;
1503         RK_U32 arvld_ebfr         : 1;
1504         RK_U32 arrdy_ebfr         : 1;
1505         RK_U32 wvld_ebfw          : 1;
1506         RK_U32 wrdy_ebfw          : 1;
1507         RK_U32 awvld_ebfw         : 1;
1508         RK_U32 awrdy_ebfw         : 1;
1509         RK_U32 lpf_lbuf_rvld      : 1;
1510         RK_U32 lpf_lbuf_rrdy      : 1;
1511         RK_U32 lpf_lbuf_wvld      : 1;
1512         RK_U32 lpf_lbuf_wrdy      : 1;
1513         RK_U32 rdo_lbuf_rvld      : 1;
1514         RK_U32 rdo_lbuf_rrdy      : 1;
1515         RK_U32 rdo_lbuf_wvld      : 1;
1516         RK_U32 rdo_lbuf_wrdy      : 1;
1517         RK_U32 fme_lbuf_rvld      : 1;
1518         RK_U32 fme_lbuf_rrdy      : 1;
1519         RK_U32 cme_lbuf_rvld      : 1;
1520         RK_U32 cme_lbuf_rrdy      : 1;
1521         RK_U32 smear_lbuf_rvld    : 1;
1522         RK_U32 smear_lbuf_rrdy    : 1;
1523         RK_U32 smear_lbuf_wvld    : 1;
1524         RK_U32 smear_lbuf_wrdy    : 1;
1525         RK_U32 rdo_lbufw_flag     : 1;
1526         RK_U32 rdo_lbufr_flag     : 1;
1527         RK_U32 cme_lbufr_flag     : 1;
1528         RK_U32 reserved           : 5;
1529     } dbg_lbuf1;
1530 
1531     /* 0x00005168 reg5210 */
1532     struct {
1533         RK_U32 vinf_lcnt_dvbm    : 14;
1534         RK_U32 vinf_fcnt_dvbm    : 8;
1535         RK_U32 vinf_rdy_dvbm     : 1;
1536         RK_U32 vinf_vld_dvbm     : 1;
1537         RK_U32 st_cur_vinf       : 3;
1538         RK_U32 st_cur_vrsp       : 2;
1539         RK_U32 vcnt_req_sync     : 1;
1540         RK_U32 vcnt_ack_dvbm     : 1;
1541         RK_U32 vcnt_req_dvbm     : 1;
1542     } dbg_dvbm0;
1543 
1544     /* 0x0000516c reg5211 */
1545     struct {
1546         RK_U32 vrsp_lcnt_dvbm    : 14;
1547         RK_U32 vrsp_fcnt_dvbm    : 8;
1548         RK_U32 vrsp_tgl_dvbm     : 1;
1549         RK_U32 reserved          : 9;
1550     } dbg_dvbm1;
1551 
1552     /* 0x00005170 reg5212 */
1553     struct {
1554         RK_U32 dvbm_src_lcnt     : 12;
1555         RK_U32 jbuf_dvbm_rdy     : 1;
1556         RK_U32 vbuf_dvbm_rdy     : 1;
1557         RK_U32 work_dvbm_rdy     : 1;
1558         RK_U32 fmch_dvbm_rdy     : 1;
1559         RK_U32 vrsp_lcnt_vsld    : 14;
1560         RK_U32 vrsp_rdy_vsld     : 1;
1561         RK_U32 vrsp_vld_vsld     : 1;
1562     } dbg_dvbm2;
1563 
1564     /* 0x00005174 reg5213 */
1565     struct {
1566         RK_U32 vsp_ctu_flag     : 4;
1567         RK_U32 reserved         : 4;
1568         RK_U32 cime_ctu_flag    : 8;
1569         RK_U32 swin_ctu_flag    : 2;
1570         RK_U32 rfme_ctu_flag    : 6;
1571         RK_U32 pnra_ctu_flag    : 1;
1572         RK_U32 rdo_ctu_flg0     : 7;
1573     } dbg_tctrl0;
1574 
1575     /* 0x00005178 reg5214 */
1576     struct {
1577         RK_U32 rdo_ctu_flg1     : 8;
1578         RK_U32 jpeg_ctu_flag    : 3;
1579         RK_U32 lpf_ctu_flag     : 1;
1580         RK_U32 reserved         : 4;
1581         RK_U32 dma_brsp_idle    : 1;
1582         RK_U32 jpeg_frm_done    : 1;
1583         RK_U32 rdo_frm_done     : 1;
1584         RK_U32 lpf_frm_done     : 1;
1585         RK_U32 ent_frm_done     : 1;
1586         RK_U32 ppl_ctrl_done    : 1;
1587         RK_U32 reserved1        : 10;
1588     } dbg_tctrl1;
1589 
1590     /* 0x0000517c reg5215 */
1591     struct {
1592         RK_U32 criw_frm_done     : 1;
1593         RK_U32 meiw_frm_done     : 1;
1594         RK_U32 smiw_frm_done     : 1;
1595         RK_U32 strg_rsrc_done    : 1;
1596         RK_U32 reserved          : 28;
1597     } dbg_tctrl2;
1598 
1599     /* 0x5180 - 0x51fc */
1600     RK_U32 reserved5216_5247[32];
1601 
1602     /* 0x00005200 reg5248 */
1603     RK_U32 frame_cyc;
1604 
1605     /* 0x00005204 reg5249 */
1606     RK_U32 pp0_fcyc;
1607 
1608     /* 0x00005208 reg5250 */
1609     RK_U32 pp1_fcyc;
1610 
1611     /* 0x0000520c reg5251 */
1612     RK_U32 cme_fcyc;
1613 
1614     /* 0x00005210 reg5252 */
1615     RK_U32 ldr_fcyc;
1616 
1617     /* 0x00005214 reg5253 */
1618     RK_U32 rfme_fcyc;
1619 
1620     /* 0x00005218 reg5254 */
1621     RK_U32 fme_fcyc;
1622 
1623     /* 0x0000521c reg5255 */
1624     RK_U32 rdo_fcyc;
1625 
1626     /* 0x00005220 reg5256 */
1627     RK_U32 lpf_fcyc;
1628 
1629     /* 0x00005224 reg5257 */
1630     RK_U32 etpy_fcyc;
1631 
1632     /* 0x00005228 reg5258 */
1633     RK_U32 jpeg_fcyc;
1634 
1635     /* 0x522c - 0x52fc */
1636     RK_U32 reserved5259_5311[53];
1637 
1638     /* 0x00005300 reg5312 */
1639     struct {
1640         RK_U32 axip_e      : 1;
1641         RK_U32 axip_clr    : 1;
1642         RK_U32 axip_mod    : 1;
1643         RK_U32 reserved    : 29;
1644     } axip0_cmd;
1645 
1646     /* 0x00005304 reg5313 */
1647     struct {
1648         RK_U32 axip_ltcy_id     : 4;
1649         RK_U32 axip_ltcy_thd    : 12;
1650         RK_U32 reserved         : 16;
1651     } axip0_ltcy;
1652 
1653     /* 0x00005308 reg5314 */
1654     struct {
1655         RK_U32 axip_cnt_typ    : 1;
1656         RK_U32 axip_cnt_ddr    : 2;
1657         RK_U32 axip_cnt_rid    : 5;
1658         RK_U32 axip_cnt_wid    : 5;
1659         RK_U32 reserved        : 19;
1660     } axip0_cnt;
1661 
1662     /* 0x530c */
1663     RK_U32 reserved_5315;
1664 
1665     /* 0x00005310 reg5316 */
1666     struct {
1667         RK_U32 axip_e      : 1;
1668         RK_U32 axip_clr    : 1;
1669         RK_U32 axip_mod    : 1;
1670         RK_U32 reserved    : 29;
1671     } axip1_cmd;
1672 
1673     /* 0x00005314 reg5317 */
1674     struct {
1675         RK_U32 axip_ltcy_id     : 4;
1676         RK_U32 axip_ltcy_thd    : 12;
1677         RK_U32 reserved         : 16;
1678     } axip1_ltcy;
1679 
1680     /* 0x00005318 reg5318 */
1681     struct {
1682         RK_U32 axip_cnt_typ    : 1;
1683         RK_U32 axip_cnt_ddr    : 2;
1684         RK_U32 axip_cnt_rid    : 5;
1685         RK_U32 axip_cnt_wid    : 5;
1686         RK_U32 reserved        : 19;
1687     } axip1_cnt;
1688 
1689     /* 0x531c */
1690     RK_U32 reserved_5319;
1691 
1692     /* 0x00005320 reg5320 */
1693     struct {
1694         RK_U32 axip_max_ltcy    : 16;
1695         RK_U32 reserved         : 16;
1696     } st_axip0_maxl;
1697 
1698     /* 0x00005324 reg5321 */
1699     RK_U32 axip_num_ltcy;
1700 
1701     /* 0x00005328 reg5322 */
1702     RK_U32 axip_sum_ltcy;
1703 
1704     /* 0x0000532c reg5323 */
1705     RK_U32 axip_rbyt;
1706 
1707     /* 0x00005330 reg5324 */
1708     RK_U32 axip_wbyt;
1709 
1710     /* 0x00005334 reg5325 */
1711     RK_U32 axip_wrk_cyc;
1712 
1713     /* 0x5338 - 0x533c */
1714     RK_U32 reserved5326_5327[2];
1715 
1716     /* 0x00005340 reg5328 */
1717     struct {
1718         RK_U32 axip_max_ltcy    : 16;
1719         RK_U32 reserved         : 16;
1720     } st_axip1_maxl;
1721 
1722     /* 0x00005344 reg5329 */
1723     RK_U32 axip1_num_ltcy;
1724 
1725     /* 0x00005348 reg5330 */
1726     RK_U32 axip1_sum_ltcy;
1727 
1728     /* 0x0000534c reg5331 */
1729     RK_U32 axip1_rbyt;
1730 
1731     /* 0x00005350 reg5332 */
1732     RK_U32 axip1_wbyt;
1733 
1734     /* 0x00005354 reg5333 */
1735     RK_U32 axip1_wrk_cyc;
1736 } vepu540c_dbg;
1737 
1738 typedef struct Vepu540cJpegCfg_t {
1739     MppDev dev;
1740     void *jpeg_reg_base;
1741     void *reg_tab;
1742     void *enc_task;
1743     void *input_fmt;
1744 } Vepu540cJpegCfg;
1745 
1746 #ifdef __cplusplus
1747 extern "C" {
1748 #endif
1749 
1750 MPP_RET vepu540c_set_jpeg_reg(Vepu540cJpegCfg *cfg);
1751 MPP_RET vepu540c_set_roi(void *roi_reg_base, MppEncROICfg * roi, RK_S32 w,
1752                          RK_S32 h);
1753 
1754 #ifdef __cplusplus
1755 }
1756 #endif
1757 #endif              /* __VEPU540C_COMMON_H__ */
1758