Lines Matching +full:- +full:xf

5  * SPDX-License-Identifier:	GPL-2.0+
9  * DWCDDR21MCTL - Synopsys DWC DDR2/DDR1 Memory Controller
75 #define DWCDDR21MCTL_DCR_CMD(x)		(((x) & 0xf) << 27)
81 #define DWCDDR21MCTL_IOCR_RTT(x)	(((x) & 0xf) << 0)
82 #define DWCDDR21MCTL_IOCR_DS(x)		(((x) & 0xf) << 4)
104 #define DWCDDR21MCTL_DRR_RFBURST(x)	(((x) & 0xf) << 24)
113 #define DWCDDR21MCTL_TPR0_TRP(x)	(((x) & 0xf) << 8)
114 #define DWCDDR21MCTL_TPR0_TRCD(x)	(((x) & 0xf) << 12)
116 #define DWCDDR21MCTL_TPR0_TRRD(x)	(((x) & 0xf) << 21)
128 #define DWCDDR21MCTL_TPR1_XCL(x)	(((x) & 0xf) << 23)
129 #define DWCDDR21MCTL_TPR1_XWR(x)	(((x) & 0xf) << 27)
137 #define DWCDDR21MCTL_TPR2_TCKE(x)	(((x) & 0xf) << 15)
153  * DLL Control Register 0-9
160 #define DWCDDR21MCTL_DLLCR_PHASE(x)	(((x) & 0xf) << 14)
194 #define DWCDDR21MCTL_DQTR_DQDLY0(x)	(((x) & 0xf) << 0)
195 #define DWCDDR21MCTL_DQTR_DQDLY1(x)	(((x) & 0xf) << 4)
196 #define DWCDDR21MCTL_DQTR_DQDLY2(x)	(((x) & 0xf) << 8)
197 #define DWCDDR21MCTL_DQTR_DQDLY3(x)	(((x) & 0xf) << 12)
198 #define DWCDDR21MCTL_DQTR_DQDLY4(x)	(((x) & 0xf) << 16)
199 #define DWCDDR21MCTL_DQTR_DQDLY5(x)	(((x) & 0xf) << 20)
200 #define DWCDDR21MCTL_DQTR_DQDLY6(x)	(((x) & 0xf) << 24)
201 #define DWCDDR21MCTL_DQTR_DQDLY7(x)	(((x) & 0xf) << 28)
232 #define DWCDDR21MCTL_ODTCR_RDODT0(x)	(((x) & 0xf) << 0)
233 #define DWCDDR21MCTL_ODTCR_RDODT1(x)	(((x) & 0xf) << 4)
234 #define DWCDDR21MCTL_ODTCR_RDODT2(x)	(((x) & 0xf) << 8)
235 #define DWCDDR21MCTL_ODTCR_RDODT3(x)	(((x) & 0xf) << 12)
236 #define DWCDDR21MCTL_ODTCR_WDODT0(x)	(((x) & 0xf) << 16)
237 #define DWCDDR21MCTL_ODTCR_WDODT1(x)	(((x) & 0xf) << 20)
238 #define DWCDDR21MCTL_ODTCR_WDODT2(x)	(((x) & 0xf) << 24)
239 #define DWCDDR21MCTL_ODTCR_WDODT3(x)	(((x) & 0xf) << 28)
305  * Host port Configuration register 0-31
307 #define DWCDDR21MCTL_HPCR_HPBL(x)	(((x) & 0xf) << 0)
310  * Priority Queue Configuration register 0-7
312 #define DWCDDR21MCTL_HPCR_TOUT(x)	(((x) & 0xf) << 0)