Lines Matching refs:TPU_BASE
97 #define TPU_BASE 0xA4480000 macro
98 #define TPU_TSTR (TPU_BASE + 0x00)
99 #define TPU_TCR0 (TPU_BASE + 0x10)
100 #define TPU_TMDR0 (TPU_BASE + 0x14)
101 #define TPU_TIOR0 (TPU_BASE + 0x18)
102 #define TPU_TIER0 (TPU_BASE + 0x1C)
103 #define TPU_TSR0 (TPU_BASE + 0x20)
104 #define TPU_TCNT0 (TPU_BASE + 0x24)
105 #define TPU_TGRA0 (TPU_BASE + 0x28)
106 #define TPU_TGRB0 (TPU_BASE + 0x2C)
107 #define TPU_TGRC0 (TPU_BASE + 0x30)
108 #define TPU_TGRD0 (TPU_BASE + 0x34)
109 #define TPU_TCR1 (TPU_BASE + 0x50)
110 #define TPU_TMDR1 (TPU_BASE + 0x54)
111 #define TPU_TIOR1 (TPU_BASE + 0x58)
112 #define TPU_TIER1 (TPU_BASE + 0x5C)
113 #define TPU_TSR1 (TPU_BASE + 0x60)
114 #define TPU_TCNT1 (TPU_BASE + 0x64)
115 #define TPU_TGRA1 (TPU_BASE + 0x68)
116 #define TPU_TGRB1 (TPU_BASE + 0x6C)
117 #define TPU_TGRC1 (TPU_BASE + 0x70)
118 #define TPU_TGRD1 (TPU_BASE + 0x74)
119 #define TPU_TCR2 (TPU_BASE + 0x90)
120 #define TPU_TMDR2 (TPU_BASE + 0x94)
121 #define TPU_TIOR2 (TPU_BASE + 0x98)
122 #define TPU_TIER2 (TPU_BASE + 0x9C)
123 #define TPU_TSR2 (TPU_BASE + 0xB0)
124 #define TPU_TCNT2 (TPU_BASE + 0xB4)
125 #define TPU_TGRA2 (TPU_BASE + 0xB8)
126 #define TPU_TGRB2 (TPU_BASE + 0xBC)
127 #define TPU_TGRC2 (TPU_BASE + 0xC0)
128 #define TPU_TGRD2 (TPU_BASE + 0xC4)
129 #define TPU_TCR3 (TPU_BASE + 0xD0)
130 #define TPU_TMDR3 (TPU_BASE + 0xD4)
131 #define TPU_TIOR3 (TPU_BASE + 0xD8)
132 #define TPU_TIER3 (TPU_BASE + 0xDC)
133 #define TPU_TSR3 (TPU_BASE + 0xE0)
134 #define TPU_TCNT3 (TPU_BASE + 0xE4)
135 #define TPU_TGRA3 (TPU_BASE + 0xE8)
136 #define TPU_TGRB3 (TPU_BASE + 0xEC)
137 #define TPU_TGRC3 (TPU_BASE + 0xF0)
138 #define TPU_TGRD3 (TPU_BASE + 0xF4)