Lines Matching refs:AIPS0_BASE_ADDR
15 #define AIPS0_BASE_ADDR (0x40000000UL) macro
19 #define AXBS_BASE_ADDR (AIPS0_BASE_ADDR + 0x00000000)
20 #define CSE3_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001000)
21 #define EDMA_BASE_ADDR (AIPS0_BASE_ADDR + 0x00002000)
22 #define XRDC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00004000)
23 #define SWT0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000A000)
24 #define SWT1_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000B000)
25 #define STM0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000D000)
26 #define NIC301_BASE_ADDR (AIPS0_BASE_ADDR + 0x00010000)
27 #define GC3000_BASE_ADDR (AIPS0_BASE_ADDR + 0x00020000)
28 #define DEC200_DECODER_BASE_ADDR (AIPS0_BASE_ADDR + 0x00026000)
29 #define DEC200_ENCODER_BASE_ADDR (AIPS0_BASE_ADDR + 0x00027000)
30 #define TWOD_ACE_BASE_ADDR (AIPS0_BASE_ADDR + 0x00028000)
31 #define MIPI_CSI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00030000)
32 #define DMAMUX0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00031000)
33 #define ENET_BASE_ADDR (AIPS0_BASE_ADDR + 0x00032000)
34 #define FLEXRAY_BASE_ADDR (AIPS0_BASE_ADDR + 0x00034000)
35 #define MMDC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00036000)
36 #define MEW0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00037000)
37 #define MONITOR_DDR0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00038000)
38 #define MONITOR_CCI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00039000)
39 #define PIT0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003A000)
40 #define MC_CGM0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003C000)
41 #define MC_CGM1_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003F000)
42 #define MC_CGM2_BASE_ADDR (AIPS0_BASE_ADDR + 0x00042000)
43 #define MC_CGM3_BASE_ADDR (AIPS0_BASE_ADDR + 0x00045000)
44 #define MC_RGM_BASE_ADDR (AIPS0_BASE_ADDR + 0x00048000)
45 #define MC_ME_BASE_ADDR (AIPS0_BASE_ADDR + 0x0004A000)
46 #define MC_PCU_BASE_ADDR (AIPS0_BASE_ADDR + 0x0004B000)
47 #define ADC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0004D000)
48 #define FLEXTIMER_BASE_ADDR (AIPS0_BASE_ADDR + 0x0004F000)
49 #define I2C0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00051000)
50 #define LINFLEXD0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00053000)
51 #define FLEXCAN0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00055000)
52 #define SPI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00057000)
53 #define SPI2_BASE_ADDR (AIPS0_BASE_ADDR + 0x00059000)
54 #define CRC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0005B000)
55 #define USDHC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0005D000)
56 #define OCOTP_CONTROLLER_BASE_ADDR (AIPS0_BASE_ADDR + 0x0005F000)
57 #define WKPU_BASE_ADDR (AIPS0_BASE_ADDR + 0x00063000)
58 #define VIU0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00064000)
59 #define HPSMI_SRAM_CONTROLLER_BASE_ADDR (AIPS0_BASE_ADDR + 0x00068000)
60 #define SIUL2_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006C000)
61 #define SIPI_BASE_ADDR (AIPS0_BASE_ADDR + 0x00074000)
62 #define LFAST_BASE_ADDR (AIPS0_BASE_ADDR + 0x00078000)
63 #define SSE_BASE_ADDR (AIPS0_BASE_ADDR + 0x00079000)
64 #define SRC_SOC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0007C000)