28 #define MX6_DBI_ADDR	0x08ffc000  macro
33 #define MX6_DBI_ADDR	0x01ffc000  macro
235 	rc = readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R1);  in imx6_pcie_link_up()
247 	pcie_phy_read((void *)MX6_DBI_ADDR, PCIE_PHY_RX_ASIC_OUT, &rx_valid);  in imx6_pcie_link_up()
248 	ltssm = readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R0) & 0x3F;  in imx6_pcie_link_up()
258 	pcie_phy_read((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, &temp);  in imx6_pcie_link_up()
260 	pcie_phy_write((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, temp);  in imx6_pcie_link_up()
264 	pcie_phy_read((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, &temp);  in imx6_pcie_link_up()
266 	pcie_phy_write((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, temp);  in imx6_pcie_link_up()
289 	setbits_le32(MX6_DBI_ADDR | PCI_COMMAND,  in imx_pcie_regions_setup()
293 	setbits_le32(MX6_DBI_ADDR + PCI_CLASS_REVISION,  in imx_pcie_regions_setup()
297 	writel(0, MX6_DBI_ADDR + PCIE_ATU_VIEWPORT);  in imx_pcie_regions_setup()
299 	writel(MX6_ROOT_ADDR, MX6_DBI_ADDR + PCIE_ATU_LOWER_BASE);  in imx_pcie_regions_setup()
300 	writel(0, MX6_DBI_ADDR + PCIE_ATU_UPPER_BASE);  in imx_pcie_regions_setup()
301 	writel(MX6_ROOT_ADDR + MX6_ROOT_SIZE, MX6_DBI_ADDR + PCIE_ATU_LIMIT);  in imx_pcie_regions_setup()
303 	writel(0, MX6_DBI_ADDR + PCIE_ATU_LOWER_TARGET);  in imx_pcie_regions_setup()
304 	writel(0, MX6_DBI_ADDR + PCIE_ATU_UPPER_TARGET);  in imx_pcie_regions_setup()
305 	writel(PCIE_ATU_TYPE_CFG0, MX6_DBI_ADDR + PCIE_ATU_CR1);  in imx_pcie_regions_setup()
306 	writel(PCIE_ATU_ENABLE, MX6_DBI_ADDR + PCIE_ATU_CR2);  in imx_pcie_regions_setup()
319 	writel(0, MX6_DBI_ADDR + PCIE_ATU_VIEWPORT);  in get_bus_address()
322 		writel(PCIE_ATU_TYPE_CFG0, MX6_DBI_ADDR + PCIE_ATU_CR1);  in get_bus_address()
324 		writel(PCIE_ATU_TYPE_CFG1, MX6_DBI_ADDR + PCIE_ATU_CR1);  in get_bus_address()
327 		va_address = MX6_DBI_ADDR;  in get_bus_address()
329 		writel(d << 8, MX6_DBI_ADDR + PCIE_ATU_LOWER_TARGET);  in get_bus_address()
469 			val = readl(MX6_DBI_ADDR + PCIE_PL_PFLR);  in imx6_pcie_assert_core_reset()
474 			writel(val, MX6_DBI_ADDR + PCIE_PL_PFLR);  in imx6_pcie_assert_core_reset()
620 	tmp = readl(MX6_DBI_ADDR + 0x7c);  in imx_pcie_link_up()
623 	writel(tmp, MX6_DBI_ADDR + 0x7c);  in imx_pcie_link_up()
636 			      readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R0),  in imx_pcie_link_up()
637 			      readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R1));  in imx_pcie_link_up()