116 static int pcie_dw_get_link_speed(const void *regs_base)  in pcie_dw_get_link_speed()  argument
118 	return (readl(regs_base + PCIE_LINK_STATUS_REG) &  in pcie_dw_get_link_speed()
122 static int pcie_dw_get_link_width(const void *regs_base)  in pcie_dw_get_link_width()  argument
124 	return (readl(regs_base + PCIE_LINK_STATUS_REG) &  in pcie_dw_get_link_width()
285 static void pcie_dw_configure(const void *regs_base, u32 cap_speed)  in pcie_dw_configure()  argument
294 	clrsetbits_le32(regs_base + PCIE_LINK_CTL_2,  in pcie_dw_configure()
296 	clrsetbits_le32(regs_base + PCIE_LINK_CAPABILITY,  in pcie_dw_configure()
298 	setbits_le32(regs_base + PCIE_GEN3_EQU_CTRL, GEN3_EQU_EVAL_2MS_DISABLE);  in pcie_dw_configure()
308 static int is_link_up(const void *regs_base)  in is_link_up()  argument
313 	reg = readl(regs_base + PCIE_GLOBAL_STATUS);  in is_link_up()
327 static int wait_link_up(const void *regs_base)  in wait_link_up()  argument
332 	while (!is_link_up(regs_base)) {  in wait_link_up()
351 static int pcie_dw_mvebu_pcie_link_up(const void *regs_base, u32 cap_speed)  in pcie_dw_mvebu_pcie_link_up()  argument
353 	if (!is_link_up(regs_base)) {  in pcie_dw_mvebu_pcie_link_up()
355 		clrbits_le32(regs_base + PCIE_GLOBAL_CONTROL,  in pcie_dw_mvebu_pcie_link_up()
359 	clrsetbits_le32(regs_base + PCIE_GLOBAL_CONTROL,  in pcie_dw_mvebu_pcie_link_up()
364 	writel(ARCACHE_SHAREABLE_CACHEABLE, regs_base + PCIE_ARCACHE_TRC);  in pcie_dw_mvebu_pcie_link_up()
365 	writel(AWCACHE_SHAREABLE_CACHEABLE, regs_base + PCIE_AWCACHE_TRC);  in pcie_dw_mvebu_pcie_link_up()
368 	pcie_dw_configure(regs_base, cap_speed);  in pcie_dw_mvebu_pcie_link_up()
370 	if (!is_link_up(regs_base)) {  in pcie_dw_mvebu_pcie_link_up()
372 		setbits_le32(regs_base + PCIE_GLOBAL_CONTROL,  in pcie_dw_mvebu_pcie_link_up()
377 	if (!wait_link_up(regs_base))  in pcie_dw_mvebu_pcie_link_up()
425 static void pcie_dw_set_host_bars(const void *regs_base)  in pcie_dw_set_host_bars()  argument
433 	reg = readl(regs_base + RESIZABLE_BAR_CAP);  in pcie_dw_set_host_bars()
444 	writel(CONFIG_SYS_SDRAM_BASE, regs_base + PCIE_CONFIG_BAR0);  in pcie_dw_set_host_bars()
447 	writel(size, regs_base + RESIZABLE_BAR_CTL0);  in pcie_dw_set_host_bars()