110 	void *ctrl_base;  member
152 	writel(0, pcie->ctrl_base + PCIE_ATU_VIEWPORT);  in set_cfg_address()
156 		writel(PCIE_ATU_TYPE_CFG0, pcie->ctrl_base + PCIE_ATU_CR1);  in set_cfg_address()
159 		writel(PCIE_ATU_TYPE_CFG1, pcie->ctrl_base + PCIE_ATU_CR1);  in set_cfg_address()
163 		va_address = (uintptr_t)pcie->ctrl_base;  in set_cfg_address()
165 		writel(d << 8, pcie->ctrl_base + PCIE_ATU_LOWER_TARGET);  in set_cfg_address()
403 	writel(0, pcie->ctrl_base + PCIE_ATU_VIEWPORT);  in pcie_dw_regions_setup()
405 	writel((u32)(uintptr_t)pcie->cfg_base, pcie->ctrl_base  in pcie_dw_regions_setup()
407 	writel(0, pcie->ctrl_base + PCIE_ATU_UPPER_BASE);  in pcie_dw_regions_setup()
409 	       pcie->ctrl_base + PCIE_ATU_LIMIT);  in pcie_dw_regions_setup()
411 	writel(0, pcie->ctrl_base + PCIE_ATU_LOWER_TARGET);  in pcie_dw_regions_setup()
412 	writel(0, pcie->ctrl_base + PCIE_ATU_UPPER_TARGET);  in pcie_dw_regions_setup()
413 	writel(PCIE_ATU_TYPE_CFG0, pcie->ctrl_base + PCIE_ATU_CR1);  in pcie_dw_regions_setup()
414 	writel(PCIE_ATU_ENABLE, pcie->ctrl_base + PCIE_ATU_CR2);  in pcie_dw_regions_setup()
488 	if (!pcie_dw_mvebu_pcie_link_up(pcie->ctrl_base, LINK_SPEED_GEN_3)) {  in pcie_dw_mvebu_probe()
492 		       pcie_dw_get_link_speed(pcie->ctrl_base),  in pcie_dw_mvebu_probe()
493 		       pcie_dw_get_link_width(pcie->ctrl_base),  in pcie_dw_mvebu_probe()
500 	clrsetbits_le32(pcie->ctrl_base + PCI_CLASS_REVISION,  in pcie_dw_mvebu_probe()
503 	pcie_dw_set_host_bars(pcie->ctrl_base);  in pcie_dw_mvebu_probe()
524 	pcie->ctrl_base = (void *)devfdt_get_addr_index(dev, 0);  in pcie_dw_mvebu_ofdata_to_platdata()
525 	if ((fdt_addr_t)pcie->ctrl_base == FDT_ADDR_T_NONE)  in pcie_dw_mvebu_ofdata_to_platdata()