Lines Matching refs:mtspr
114 mtspr SPRN_HDBCR0,r3
123 mtspr SPRN_HDBCR0, r3
148 mtspr SPRN_L2CSR0,r3
161 mtspr SPRN_L2CSR0,r4
171 mtspr L1CSR0,r0 /* invalidate d-cache */
172 mtspr L1CSR1,r0 /* invalidate i-cache */
175 mtspr DBSR,r1 /* Clear all valid bits */
181 mtspr MAS0, \scratch
184 mtspr MAS1, \scratch
187 mtspr MAS2, \scratch
190 mtspr MAS3, \scratch
193 mtspr MAS7, \scratch
203 mtspr MAS0, \scratch
206 mtspr MAS1, \scratch
209 mtspr MAS2, \scratch
212 mtspr MAS3, \scratch
215 mtspr MAS7, \scratch
225 mtspr MAS0, \scratch
227 mtspr MAS1, \scratch
237 mtspr MAS0, \scratch
239 mtspr MAS1, \scratch
242 mtspr MAS2, \scratch
253 mtspr IVPR,r1
256 mtspr IVOR0,r4 /* 0: Critical input */
258 mtspr IVOR1,r4 /* 1: Machine check */
260 mtspr IVOR2,r4 /* 2: Data storage */
262 mtspr IVOR3,r4 /* 3: Instruction storage */
264 mtspr IVOR4,r4 /* 4: External interrupt */
266 mtspr IVOR5,r4 /* 5: Alignment */
268 mtspr IVOR6,r4 /* 6: Program check */
270 mtspr IVOR7,r4 /* 7: floating point unavailable */
272 mtspr IVOR8,r4 /* 8: System call */
275 mtspr IVOR10,r4 /* 10: Decrementer */
277 mtspr IVOR11,r4 /* 11: Interval timer */
279 mtspr IVOR12,r4 /* 12: Watchdog timer */
281 mtspr IVOR13,r4 /* 13: Data TLB error */
283 mtspr IVOR14,r4 /* 14: Instruction TLB error */
285 mtspr IVOR15,r4 /* 15: Debug */
291 mtspr DEC,r0 /* prevent dec exceptions */
294 mtspr TSR,r1 /* clear all timer exception status */
295 mtspr TCR,r0 /* disable all */
296 mtspr ESR,r0 /* clear exception syndrome register */
297 mtspr MCSR,r0 /* machine check syndrome register */
301 mtspr MAS8,r0 /* make sure MAS8 is clear */
312 mtspr HID0,r0
323 mtspr HID1,r0
329 mtspr SPRN_HDBCR1,r3
336 mtspr SPRN_BUCSR,r0
342 mtspr DBSR,r1 /* Clear all status bits */
345 mtspr DBCR0,r0
394 mtspr MAS6, r2 /* Assume the current PID and AS are 0 */
408 mtspr MAS1, r3
430 mtspr MAS2, r2 /* Set the EPN to our PC base address */
435 mtspr MAS3, r2 /* Set the RPN to our PC base address */
453 mtspr MAS1, r3
460 mtspr MAS0, r5
768 mtspr L1CSR2,r2
774 mtspr SPRN_L1CSR1,r2
782 mtspr SPRN_L1CSR1,r3
792 mtspr SPRN_L1CSR0,r2
800 mtspr SPRN_L1CSR0,r3
835 mtspr MAS0, r0
836 mtspr MAS1, r1
837 mtspr MAS2, r2
838 mtspr MAS3, r3
839 mtspr MAS7, r4
870 mtspr MAS0, r0
871 mtspr MAS1, r1
872 mtspr MAS2, r2
873 mtspr MAS3, r3
874 mtspr MAS7, r4
925 mtspr MAS2, r4
936 mtspr SPRN_L1CSR1,r3
947 mtspr SPRN_L1CSR1,r3
958 mtspr MAS0, r0
959 mtspr MAS1, r3
973 mtspr MAS0, r0
974 mtspr MAS1, r3
990 mtspr SPRN_L1CSR1, r11
1048 mtspr SPRN_L1CSR1, r11
1129 mtspr SPRN_SRR0,r7
1130 mtspr SPRN_SRR1,r6
1309 mtspr SPRG2,r22 /* r1 is now kernel sp */
1329 mtspr XER,r2
1337 mtspr SRR0,r2
1338 mtspr SRR1,r0
1355 mtspr L1CSR1,r0
1365 mtspr L1CSR0,r0
1378 mtspr L1CSR1,r4
1388 mtspr L1CSR1,r0
1409 mtspr L1CSR0,r0
1419 mtspr L1CSR0,r3
1532 mtspr MAS0,r3
1533 mtspr MAS1,r4
1534 mtspr MAS2,r5
1535 mtspr MAS3,r6
1537 mtspr MAS7,r7
1541 mtspr MAS8,r3
1649 mtspr IVOR15,r0
1654 mtspr IVPR,r10
1736 mtspr IVPR,r3
1739 mtspr IVOR0,r4 /* 0: Critical input */
1741 mtspr IVOR1,r4 /* 1: Machine check */
1743 mtspr IVOR2,r4 /* 2: Data storage */
1745 mtspr IVOR3,r4 /* 3: Instruction storage */
1747 mtspr IVOR4,r4 /* 4: External interrupt */
1749 mtspr IVOR5,r4 /* 5: Alignment */
1751 mtspr IVOR6,r4 /* 6: Program check */
1753 mtspr IVOR7,r4 /* 7: floating point unavailable */
1755 mtspr IVOR8,r4 /* 8: System call */
1758 mtspr IVOR10,r4 /* 10: Decrementer */
1760 mtspr IVOR11,r4 /* 11: Interval timer */
1762 mtspr IVOR12,r4 /* 12: Watchdog timer */
1764 mtspr IVOR13,r4 /* 13: Data TLB error */
1766 mtspr IVOR14,r4 /* 14: Instruction TLB error */
1768 mtspr IVOR15,r4 /* 15: Debug */
1829 mtspr SPRN_HID0,r9
1848 mtspr SPRN_HID0,r8