44 		.index = 0,
58 	struct pex_outbound_window *out_win = &pex->bridge.pex_outbound_win[0];  in mpc83xx_pcie_remap_cfg()
65 	 * Workaround for the HW bug: for Type 0 configure transactions the  in mpc83xx_pcie_remap_cfg()
67 	 * assumes that the device number bits are 0.  in mpc83xx_pcie_remap_cfg()
69 	if (devfn & 0xf8)  in mpc83xx_pcie_remap_cfg()
73 	return 0;  in mpc83xx_pcie_remap_cfg()
77 	do { *val = op((type)(addr)); } while (0)
79 	do { op((type *)(addr), (val)); } while (0)
81 #define cfg_read_err(val) do { *val = -1; } while (0)
82 #define cfg_write_err(val) do { } while (0)
97 	return 0;							\
122 	for (i = 0; i < 2; i++, reg++) {  in PCIE_OP()
123 		if (reg->size == 0)  in PCIE_OP()
131 	hose->regions[i].bus_start = 0;  in PCIE_OP()
132 	hose->regions[i].phys_start = 0;  in PCIE_OP()
139 	hose->regions[i].size = 0x100000;  in PCIE_OP()
143 	hose->last_busno = 0xff;  in PCIE_OP()
201 	out_win = &pex->bridge.pex_outbound_win[0];  in mpc83xx_pcie_init_bus()
205 	out_le32(&out_win->tarl, 0);  in mpc83xx_pcie_init_bus()
206 	out_le32(&out_win->tarh, 0);  in mpc83xx_pcie_init_bus()
208 	for (i = 0; i < 2; i++) {  in mpc83xx_pcie_init_bus()
211 		if (reg[i].size == 0)  in mpc83xx_pcie_init_bus()
217 		out_le32(&out_win->tarh, 0);  in mpc83xx_pcie_init_bus()
229 	barl = 0;  in mpc83xx_pcie_init_bus()
230 	tar = 0;  in mpc83xx_pcie_init_bus()
231 	i = 0;  in mpc83xx_pcie_init_bus()
232 	while (ram_sz > 0) {  in mpc83xx_pcie_init_bus()
235 		out_le32(&in_win->barh, 0x0);  in mpc83xx_pcie_init_bus()
237 		if (ram_sz >= 0x10000000) {  in mpc83xx_pcie_init_bus()
240 				PEX_IWAR_TYPE_PF | 0x0FFFF000);  in mpc83xx_pcie_init_bus()
241 			barl += 0x10000000;  in mpc83xx_pcie_init_bus()
242 			tar += 0x10000000;  in mpc83xx_pcie_init_bus()
243 			ram_sz -= 0x10000000;  in mpc83xx_pcie_init_bus()
249 					((ram_sz & 0xFFFFF) ? 1 : 0));  in mpc83xx_pcie_init_bus()
253 				PEX_IWAR_TYPE_PF | (ram_sz << 20) | 0xFF000);  in mpc83xx_pcie_init_bus()
254 			ram_sz = 0;  in mpc83xx_pcie_init_bus()
261 	out_le32(&in_win->barh, 0);  in mpc83xx_pcie_init_bus()
268 		in_le32(&pex->bridge.pex_int_axi_misc_enb) | 0x1E0);  in mpc83xx_pcie_init_bus()
281 	out_8(hose_cfg_base + PCI_PRIMARY_BUS, 0);  in mpc83xx_pcie_init_bus()
296 	out_le16(hose_cfg_base + PCI_STATUS, 0xffff);  in mpc83xx_pcie_init_bus()
297 	out_8(hose_cfg_base + PCI_LATENCY_TIMER, 0x80);  in mpc83xx_pcie_init_bus()
298 	out_8(hose_cfg_base + PCI_CACHE_LINE_SIZE, 0x08);  in mpc83xx_pcie_init_bus()
302 #define PCI_LTSSM	0x404 /* PCIe Link Training, Status State Machine */  in mpc83xx_pcie_init_bus()
303 #define PCI_LTSSM_L0	0x16 /* L0 state */  in mpc83xx_pcie_init_bus()
333 	for (i = 0; i < num_buses; i++)  in mpc83xx_pcie_init()