Lines Matching refs:t0
82 li t0, CKSEG1ADDR(AR71XX_RESET_BASE)
83 lw t1, AR933X_RESET_REG_RESET_MODULE(t0)
85 sw t1, AR933X_RESET_REG_RESET_MODULE(t0)
87 lw t1, AR933X_RESET_REG_RESET_MODULE(t0)
90 sw t1, AR933X_RESET_REG_RESET_MODULE(t0)
101 lw t5, AR933X_RESET_REG_BOOTSTRAP(t0)
107 sw t1, AR933X_RESET_REG_BOOTSTRAP(t0)
111 li t0, CKSEG1ADDR(AR933X_RTC_BASE)
113 sw t1, AR933X_RTC_REG_FORCE_WAKE(t0)
119 sw t1, AR933X_RTC_REG_RESET(t0)
124 sw t1, AR933X_RTC_REG_RESET(t0)
130 lw t1, AR933X_RTC_REG_STATUS(t0)
136 li t0, CKSEG1ADDR(AR933X_SRIF_BASE)
146 sw t1, AR933X_SRIF_DDR_DPLL2_REG(t0)
149 lw t1, AR933X_SRIF_DDR_DPLL3_REG(t0)
154 sw t1, AR933X_SRIF_DDR_DPLL3_REG(t0)
158 li t0, CKSEG1ADDR(AR71XX_PLL_BASE)
160 sw t1, AR933X_PLL_CLK_CTRL_REG(t0)
173 sw t1, AR71XX_PLL_REG_SEC_CONFIG(t0)
187 sw t1, AR933X_PLL_CPU_CONFIG_REG(t0)
190 lw t1, AR933X_PLL_CPU_CONFIG_REG(t0)
198 sw t1, AR933X_PLL_DITHER_FRAC_REG(t0)
211 sw t1, AR933X_PLL_CPU_CONFIG_REG(t0)
216 lw t1, AR933X_PLL_CPU_CONFIG_REG(t0)
234 li t0, CKSEG1ADDR(AR933X_SRIF_BASE)
235 lw t1, AR933X_SRIF_DDR_DPLL3_REG(t0)
238 sw t1, AR933X_SRIF_DDR_DPLL3_REG(t0)
250 sw t1, AR933X_SRIF_DDR_DPLL3_REG(t0)
255 lw t1, AR933X_SRIF_DDR_DPLL4_REG(t0)
260 lw t1, AR933X_SRIF_DDR_DPLL3_REG(t0)
272 li t0, CKSEG1ADDR(AR71XX_PLL_BASE)
274 sw t1, AR933X_PLL_CLK_CTRL_REG(t0)