Lines Matching full:mclk

30  * 12.288Mhz MClk, bclk,48K* 64 , 3.072Mhz
31  * set up PLL, 12.288 Mhz mclk feed to PLL
34 	0x80, 0x03, /* MCLK is an input */
35 	0x08, 0x20, /* MCLK !gated */
146 	0x80, 0x03, /* MCLK */
156 	0x08, 0x00, /* disable MCLK to chip   */
161 	/* enable MCLK to chip */
227 	0x80, 0x03, /* MCLK */
235 	0x08, 0x00, /*  disable MCLK */
267 	0x08, 0x00, /* disable MCLK to chip */
273 	/* enable MCLK to chip */
300 	0x80, 0x03, /*  MCLK 为输入 */
303 	/*  MCLK 作为输入 */
305 	/* MCLK divisor 生效 */
307 	0x08, 0x20, /*  MCLK 作为输入 12.288MHz */
367 	0x80, 0x03, /*  MCLK 为输入 */
370 	/* MCLK 作为输入 */
372 	/* MCLK divisor 生效 */
374 	0x08, 0x20, /*  MCLK 作为输入 12.288MHz */
409 	0x80, 0x03,/*  MCLK 为输入 */
412 	/* MCLK 作为输入 */
414 	/* MCLK divisor 生效 */
416 	0x08, 0x20,/*  MCLK 作为输入 12.288MHz */
450 	0x80, 0x03,/*  MCLK 为输入 */
453 	/* MCLK 作为输入 */
455 	/* MCLK divisor 生效 */
457 	0x08, 0x20,/*  MCLK 作为输入 12.288MHz */
491 	0x80, 0x03,/*  MCLK 为输入 */
494 	/* MCLK 作为输入 */
496 	/* MCLK divisor 生效 */
498 	0x08, 0x20,/*  MCLK 作为输入 12.288MHz */