Lines Matching full:bclk
30 * 12.288Mhz MClk, bclk,48K* 64 , 3.072Mhz
56 0x83, 0x00, /* Configure LRCK and BCLK as outputs */
63 0x0A, 0x03, /* Set TX divisor is Source Clock / 4 (Bclk,3.072Mhz) */
147 0x81, 0x01, /* LRCLK BCLK RX Pull down */
148 0x82, 0x3F, /* LRCLK BCLK RX */
149 0x83, 0x0F, /* LRCLK BCLK */
228 0x81, 0x01, /* LRCLK BCLK RX Pull down */
229 0x82, 0x3F, /* LRCLK BCLK RX */
230 0x83, 0x0F, /* LRCLK BCLK */
301 0x83, 0x0F, /* LRCLK BCLK 为输入脚，TX1 TX2为输出脚 */
368 0x83, 0x0F, /* LRCLK BCLK 为输入脚，TX1 TX2为输出脚 */
410 0x83, 0x0F,/* LRCLK BCLK 为输入脚，TX1 TX2为输出脚 */
451 0x83, 0x0F,/* LRCLK BCLK 为输入脚，TX1 TX2为输出脚 */
492 0x83, 0x0F,/* LRCLK BCLK 为输入脚，TX1 TX2为输出脚 */