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4561 [GCC_USB1_AUX_CLK] = &gcc_usb1_aux_clk.clkr,
4562 [GCC_SYS_NOC_USB1_AXI_CLK] = &gcc_sys_noc_usb1_axi_clk.clkr,
4563 [GCC_USB1_MASTER_CLK] = &gcc_usb1_master_clk.clkr,
4564 [GCC_USB1_MOCK_UTMI_CLK] = &gcc_usb1_mock_utmi_clk.clkr,
4565 [GCC_USB1_PHY_CFG_AHB_CLK] = &gcc_usb1_phy_cfg_ahb_clk.clkr,
4566 [GCC_USB1_PIPE_CLK] = &gcc_usb1_pipe_clk.clkr,
4567 [GCC_USB1_SLEEP_CLK] = &gcc_usb1_sleep_clk.clkr,
4568 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4569 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4570 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4571 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
4572 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
4573 [GCC_MEM_NOC_NSS_AXI_CLK] = &gcc_mem_noc_nss_axi_clk.clkr,
4574 [GCC_NSS_CE_APB_CLK] = &gcc_nss_ce_apb_clk.clkr,
4575 [GCC_NSS_CE_AXI_CLK] = &gcc_nss_ce_axi_clk.clkr,
4576 [GCC_NSS_CFG_CLK] = &gcc_nss_cfg_clk.clkr,
4577 [GCC_NSS_CRYPTO_CLK] = &gcc_nss_crypto_clk.clkr,
4578 [GCC_NSS_CSR_CLK] = &gcc_nss_csr_clk.clkr,
4579 [GCC_NSS_EDMA_CFG_CLK] = &gcc_nss_edma_cfg_clk.clkr,
4580 [GCC_NSS_EDMA_CLK] = &gcc_nss_edma_clk.clkr,
4581 [GCC_NSS_IMEM_CLK] = &gcc_nss_imem_clk.clkr,
4582 [GCC_NSS_NOC_CLK] = &gcc_nss_noc_clk.clkr,
4583 [GCC_NSS_PPE_BTQ_CLK] = &gcc_nss_ppe_btq_clk.clkr,
4584 [GCC_NSS_PPE_CFG_CLK] = &gcc_nss_ppe_cfg_clk.clkr,
4585 [GCC_NSS_PPE_CLK] = &gcc_nss_ppe_clk.clkr,
4586 [GCC_NSS_PPE_IPE_CLK] = &gcc_nss_ppe_ipe_clk.clkr,
4587 [GCC_NSS_PTP_REF_CLK] = &gcc_nss_ptp_ref_clk.clkr,
4588 [GCC_NSSNOC_CE_APB_CLK] = &gcc_nssnoc_ce_apb_clk.clkr,
4589 [GCC_NSSNOC_CE_AXI_CLK] = &gcc_nssnoc_ce_axi_clk.clkr,
4590 [GCC_NSSNOC_CRYPTO_CLK] = &gcc_nssnoc_crypto_clk.clkr,
4591 [GCC_NSSNOC_PPE_CFG_CLK] = &gcc_nssnoc_ppe_cfg_clk.clkr,
4592 [GCC_NSSNOC_PPE_CLK] = &gcc_nssnoc_ppe_clk.clkr,
4593 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
4594 [GCC_NSSNOC_SNOC_CLK] = &gcc_nssnoc_snoc_clk.clkr,
4595 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4596 [GCC_NSSNOC_UBI0_AHB_CLK] = &gcc_nssnoc_ubi0_ahb_clk.clkr,
4597 [GCC_NSSNOC_UBI1_AHB_CLK] = &gcc_nssnoc_ubi1_ahb_clk.clkr,
4598 [GCC_UBI0_AHB_CLK] = &gcc_ubi0_ahb_clk.clkr,
4599 [GCC_UBI0_AXI_CLK] = &gcc_ubi0_axi_clk.clkr,
4600 [GCC_UBI0_NC_AXI_CLK] = &gcc_ubi0_nc_axi_clk.clkr,
4601 [GCC_UBI0_CORE_CLK] = &gcc_ubi0_core_clk.clkr,
4602 [GCC_UBI0_MPT_CLK] = &gcc_ubi0_mpt_clk.clkr,
4603 [GCC_UBI1_AHB_CLK] = &gcc_ubi1_ahb_clk.clkr,
4604 [GCC_UBI1_AXI_CLK] = &gcc_ubi1_axi_clk.clkr,
4605 [GCC_UBI1_NC_AXI_CLK] = &gcc_ubi1_nc_axi_clk.clkr,
4606 [GCC_UBI1_CORE_CLK] = &gcc_ubi1_core_clk.clkr,
4607 [GCC_UBI1_MPT_CLK] = &gcc_ubi1_mpt_clk.clkr,
4608 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
4609 [GCC_CMN_12GPLL_SYS_CLK] = &gcc_cmn_12gpll_sys_clk.clkr,
4610 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4611 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
4612 [GCC_UNIPHY0_SYS_CLK] = &gcc_uniphy0_sys_clk.clkr,
4613 [GCC_UNIPHY1_AHB_CLK] = &gcc_uniphy1_ahb_clk.clkr,
4614 [GCC_UNIPHY1_SYS_CLK] = &gcc_uniphy1_sys_clk.clkr,
4615 [GCC_UNIPHY2_AHB_CLK] = &gcc_uniphy2_ahb_clk.clkr,
4616 [GCC_UNIPHY2_SYS_CLK] = &gcc_uniphy2_sys_clk.clkr,
4617 [GCC_NSS_PORT1_RX_CLK] = &gcc_nss_port1_rx_clk.clkr,
4618 [GCC_NSS_PORT1_TX_CLK] = &gcc_nss_port1_tx_clk.clkr,
4619 [GCC_NSS_PORT2_RX_CLK] = &gcc_nss_port2_rx_clk.clkr,
4620 [GCC_NSS_PORT2_TX_CLK] = &gcc_nss_port2_tx_clk.clkr,
4621 [GCC_NSS_PORT3_RX_CLK] = &gcc_nss_port3_rx_clk.clkr,
4622 [GCC_NSS_PORT3_TX_CLK] = &gcc_nss_port3_tx_clk.clkr,
4623 [GCC_NSS_PORT4_RX_CLK] = &gcc_nss_port4_rx_clk.clkr,
4624 [GCC_NSS_PORT4_TX_CLK] = &gcc_nss_port4_tx_clk.clkr,
4625 [GCC_NSS_PORT5_RX_CLK] = &gcc_nss_port5_rx_clk.clkr,
4626 [GCC_NSS_PORT5_TX_CLK] = &gcc_nss_port5_tx_clk.clkr,
4627 [GCC_NSS_PORT6_RX_CLK] = &gcc_nss_port6_rx_clk.clkr,
4628 [GCC_NSS_PORT6_TX_CLK] = &gcc_nss_port6_tx_clk.clkr,
4629 [GCC_PORT1_MAC_CLK] = &gcc_port1_mac_clk.clkr,
4630 [GCC_PORT2_MAC_CLK] = &gcc_port2_mac_clk.clkr,
4631 [GCC_PORT3_MAC_CLK] = &gcc_port3_mac_clk.clkr,
4632 [GCC_PORT4_MAC_CLK] = &gcc_port4_mac_clk.clkr,
4633 [GCC_PORT5_MAC_CLK] = &gcc_port5_mac_clk.clkr,
4634 [GCC_PORT6_MAC_CLK] = &gcc_port6_mac_clk.clkr,
4635 [GCC_UNIPHY0_PORT1_RX_CLK] = &gcc_uniphy0_port1_rx_clk.clkr,
4636 [GCC_UNIPHY0_PORT1_TX_CLK] = &gcc_uniphy0_port1_tx_clk.clkr,
4637 [GCC_UNIPHY0_PORT2_RX_CLK] = &gcc_uniphy0_port2_rx_clk.clkr,
4638 [GCC_UNIPHY0_PORT2_TX_CLK] = &gcc_uniphy0_port2_tx_clk.clkr,
4639 [GCC_UNIPHY0_PORT3_RX_CLK] = &gcc_uniphy0_port3_rx_clk.clkr,
4640 [GCC_UNIPHY0_PORT3_TX_CLK] = &gcc_uniphy0_port3_tx_clk.clkr,
4641 [GCC_UNIPHY0_PORT4_RX_CLK] = &gcc_uniphy0_port4_rx_clk.clkr,
4642 [GCC_UNIPHY0_PORT4_TX_CLK] = &gcc_uniphy0_port4_tx_clk.clkr,
4643 [GCC_UNIPHY0_PORT5_RX_CLK] = &gcc_uniphy0_port5_rx_clk.clkr,
4644 [GCC_UNIPHY0_PORT5_TX_CLK] = &gcc_uniphy0_port5_tx_clk.clkr,
4645 [GCC_UNIPHY1_PORT5_RX_CLK] = &gcc_uniphy1_port5_rx_clk.clkr,
4646 [GCC_UNIPHY1_PORT5_TX_CLK] = &gcc_uniphy1_port5_tx_clk.clkr,
4647 [GCC_UNIPHY2_PORT6_RX_CLK] = &gcc_uniphy2_port6_rx_clk.clkr,
4648 [GCC_UNIPHY2_PORT6_TX_CLK] = &gcc_uniphy2_port6_tx_clk.clkr,
4649 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
4650 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
4651 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
4652 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
4653 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
4654 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
4655 [GCC_PCIE0_RCHNG_CLK_SRC] = &pcie0_rchng_clk_src.clkr,
4656 [GCC_PCIE0_RCHNG_CLK] = &gcc_pcie0_rchng_clk.clkr,
4657 [GCC_PCIE0_AXI_S_BRIDGE_CLK] = &gcc_pcie0_axi_s_bridge_clk.clkr,