387 	union cvmx_pciercx_cfg032 pciercx_cfg032;  in __cvmx_pcie_rc_initialize_config_space()  local
495 	pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));  in __cvmx_pcie_rc_initialize_config_space()
496 	pciercx_cfg032.s.aslpc = 0; /* Active state Link PM control. */  in __cvmx_pcie_rc_initialize_config_space()
497 	cvmx_pcie_cfgx_write(pcie_port, CVMX_PCIERCX_CFG032(pcie_port), pciercx_cfg032.u32);  in __cvmx_pcie_rc_initialize_config_space()
589 	union cvmx_pciercx_cfg032 pciercx_cfg032;  in __cvmx_pcie_rc_initialize_link_gen1()  local
641 		pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));  in __cvmx_pcie_rc_initialize_link_gen1()
642 	} while (pciercx_cfg032.s.dlla == 0);  in __cvmx_pcie_rc_initialize_link_gen1()
656 	switch (pciercx_cfg032.s.nlw) {  in __cvmx_pcie_rc_initialize_link_gen1()
704 	union cvmx_pciercx_cfg032 pciercx_cfg032;  in __cvmx_pcie_rc_initialize_gen1()  local
1074 	pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));  in __cvmx_pcie_rc_initialize_gen1()
1075 	cvmx_dprintf("PCIe: Port %d link active, %d lanes\n", pcie_port, pciercx_cfg032.s.nlw);  in __cvmx_pcie_rc_initialize_gen1()
1093 	union cvmx_pciercx_cfg032 pciercx_cfg032;  in __cvmx_pcie_rc_initialize_link_gen2()  local
1107 		pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));  in __cvmx_pcie_rc_initialize_link_gen2()
1108 	} while ((pciercx_cfg032.s.dlla == 0) || (pciercx_cfg032.s.lt == 1));  in __cvmx_pcie_rc_initialize_link_gen2()
1119 	switch (pciercx_cfg032.s.nlw) {  in __cvmx_pcie_rc_initialize_link_gen2()
1156 	union cvmx_pciercx_cfg032 pciercx_cfg032;  in __cvmx_pcie_rc_initialize_gen2()  local
1429 	pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));  in __cvmx_pcie_rc_initialize_gen2()
1430 …Port %d link active, %d lanes, speed gen%d\n", pcie_port, pciercx_cfg032.s.nlw, pciercx_cfg032.s.l…  in __cvmx_pcie_rc_initialize_gen2()